インテル® Arria® 10 FPGA - AN 887: PHY Lite for Parallel Interface with Dynamic Reconfiguration for Intel Devices リファレンス・デザイン

インテル® Arria® 10 FPGA - AN 887: PHY Lite for Parallel Interface with Dynamic Reconfiguration for Intel Devices リファレンス・デザイン

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4/26/2019

概要

インテル Arria® 10 FPGAs 向けパラレル・インターフェイス インテル® FPGA IP コア向け PHY Lite は、ビットごとのキャリブレーション機能を備えており、これを使用して各 DQ ピンの遅延をキャリブレーションし、最大のパフォーマンスを実現します。高速転送で大量のDQピンを使用する場合、ほとんどのピンの通過ウィンドウが狭くなる可能性が非常に高くなります。これにより、システムの最大パフォーマンスが制限され、データが破損する可能性があります。

デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

19.1

IP コア (21)
IP コア IP コアカテゴリー
Altera PHYLite for memory TransceiverPHY
PHYLite Core Component for 20nm Families SerialLite
Top level generated instrumentation fabric Debug & Performance
Altera SignalTap II Agent Debug and Performance
PIO (Parallel I/O) Other
Avalon-MM Pipeline Bridge QsysInterconnect
On-Chip Memory (RAM or ROM) OnChipMemory
JTAG UART ConfigurationProgramming
Nios II Gen2 Processor NiosII
Nios II Gen2 Processor Unit NiosII
MM Interconnect QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Memory-Mapped Router QsysInterconnect
IRQ Mapper QsysInterconnect
Reset Controller QsysInterconnect

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ACDSバージョン:19.1.0プロ


デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

19.1