インテル® Stratix® 10 FPGA – AN 888: PHY Lite for Parallel Interface with Dynamic Reconfiguration for Intel Devices リファレンス・デザイン

インテル® Stratix® 10 FPGA – AN 888: PHY Lite for Parallel Interface with Dynamic Reconfiguration for Intel Devices リファレンス・デザイン

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5/6/2019

概要

このリファレンス・デザインでは、パラレル・インターフェイス向け PHY Lite インテル® Stratix® 10 FPGA IP コアを使用したダイナミック・リコンフィグレーション機能の使用方法を紹介します。パラレル・インターフェイス向け PHY Lite の 2 つのインスタンス インテル Stratix 10 FPGA IP コアを、単一のFPGAの異なる I/O タイルに配置します。これらの PHY Lite インスタンスは、HiLo ループバック・カードを使用してループバックされます。1 つの PHY Lite インスタンスはトランスミッターとして構成され、もう 1 つの PHY Lite インスタンスはレシーバーとして構成されます。

開発キット

インテル® Stratix® 10 GX FPGA 開発キット

デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA
Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
Quartus バージョン

19.1
IP コア (21)
IP コア IP コアカテゴリー
Top level generated instrumentation fabric Debug & Performance
Altera SignalTap II Agent Debug and Performance
Altera PHYLite for Parallel Interfaces Transceiver PHY
PHYLite Core Component for 14nm Families altera_emif
PIO (Parallel I/O) Other
Nios II Gen2 Processor NiosII
Nios II Gen2 Processor Unit NiosII
Avalon-MM Pipeline Bridge QsysInterconnect
MM Interconnect QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
IRQ Mapper QsysInterconnect
On-Chip Memory (RAM or ROM) OnChipMemory
Reset Controller QsysInterconnect
JTAG UART ConfigurationProgramming

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


注: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ：

* ACDSバージョン:19.1.0プロ


開発キット

インテル® Stratix® 10 GX FPGA 開発キット

デザインの詳細

デバイスファミリー

インテル® Stratix® 10 FPGA & SoC FPGA
Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
Quartus バージョン

19.1