インテル® Cyclone® 10 LP FPGA – HyperRAM MSGDMA リファレンス・デザイン

インテル® Cyclone® 10 LP FPGA – HyperRAM MSGDMA リファレンス・デザイン

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8/4/2017

概要

このスタンドアロンのチュートリアルでは、特にインテル® Cyclone® 10 LP 評価キットを対象として、Synaptic Laboratories Ltd の HyperBus Memory Controller (HBMC) Intellectual Property (IP) コア向けの簡単なベンチマーク・リファレンス・デザインについて説明します。このリファレンス・デザインは、インテルの MSGDMA リファレンス・プロジェクトに基づいています。このチュートリアルでは、事前構成済みの .qsys 参照プロジェクトの重要な側面と、プロジェクトを生成およびコンパイルするプロセスについて説明します。次に、インテルの MSGDMA を制御するプロセッサー・ソースコードの例Nios® IIコンパイルし、開発ボード上でリファレンス・デザインを実行する方法について説明します。このリファレンス・デザインは、Synaptic Laboratories Ltd.によって積極的にメンテナンスされており、無料トライアルIPが含まれています。

デザインの詳細

デバイスファミリー

インテル® Cyclone® 10 LP FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

Quartus バージョン

17.0

IP コア (25)
IP コア IP コアカテゴリー
Nios II Gen2 Processor NiosII
Avalon-MM Pipeline Bridge QsysInterconnect
Read Master QsysInterconnect
Write Master QsysInterconnect
IRQ Mapper QsysInterconnect
JTAG UART ConfigurationProgramming
MM Interconnect QsysInterconnect
Avalon-ST Adapter QsysInterconnect
Avalon-ST Error Adapter QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Memory-Mapped Burst Adapter QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Memory-Mapped Width Adapter QsysInterconnect
On-Chip Memory (RAM or ROM) OnChipMemory
PIO (Parallel I/O) Other
Reset Controller QsysInterconnect
System ID Peripheral Other
Interval Timer Peripherals

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ベンダー: シナプスラボラトリーズ株式会社のサードパーティー

* ACDS バージョン: 17.0.0 標準


デザインの詳細

デバイスファミリー

インテル® Cyclone® 10 LP FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション

Quartus バージョン

17.0