インテル® Arria® 10 FPGA – Nios® II プロセッサー・シンプル・ソケット・サーバーのデザイン例

インテル® Arria® 10 FPGA – Nios® II プロセッサー・シンプル・ソケット・サーバーのデザイン例

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5/18/2018

概要

このデザイン例では、インテル® Arria® 10 SoC 開発ボード上で MicroC/OS-II* 上で NicheStack TCP/IP スタック Nios® II エディションを使用するソケットサーバーを示しています。サーバーは、別の MicroC/OS-II タスクを介してボードの LED を制御する簡単なコマンドを実装しています。

デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

17.1

IP コア (31)
IP コア IP コアカテゴリー
Top level generated instrumentation fabric Debug & Performance
Altera Arria 10 XCVR Reset Sequencer Other
Avalon-ST Adapter QsysInterconnect
Avalon-ST Timing Adapter QsysInterconnect
Nios II Gen2 Processor NiosII
On-Chip Memory (RAM or ROM) OnChipMemory
IRQ Mapper QsysInterconnect
JTAG UART ConfigurationProgramming
PIO (Parallel I/O) Other
MM Interconnect QsysInterconnect
Avalon-ST Error Adapter QsysInterconnect
Memory-Mapped Demultiplexer QsysInterconnect
Memory-Mapped Multiplexer QsysInterconnect
Avalon-MM Master Agent QsysInterconnect
Memory-Mapped Traffic Limiter QsysInterconnect
Avalon-MM Master Translator QsysInterconnect
Avalon-MM Slave Agent QsysInterconnect
Avalon-ST Single Clock FIFO QsysInterconnect
Avalon-MM Slave Translator QsysInterconnect
Memory-Mapped Router QsysInterconnect
Reset Controller QsysInterconnect
Interval Timer Peripherals
System ID Peripheral Other
Modular Scatter-Gather DMA BridgesAndAdaptors
Modular SGDMA Dispatcher BridgesAndAdaptors
Modular SGDMA Prefetcher mSGDMA Sub-core
Write Master QsysInterconnect
Read Master QsysInterconnect
Triple-Speed Ethernet Ethernet
Arria 10 Transceiver Native PHY TransceiverPHY
Arria 10 Transceiver ATX PLL TransceiverPLL

詳細

Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する


: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。


プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。



ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。


注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。



Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する


コマンド ラインで、次のコマンドを入力します。

quartus_sh --platform_install -package <project directory>/<project>.par


プロセスが完了したら、次のように入力します。

quartus_sh --platform -name <プロジェクト>



メモ:

* ACDSバージョン:17.1.0プロ


デザインの詳細

デバイスファミリー

インテル® Arria® 10 FPGA & SoC FPGA

Quartus エディション

インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション

Quartus バージョン

17.1