概要
| IP コア | IP コアカテゴリー |
|---|---|
| Stratix 10 Transceiver PHY Reset Controller | Transceiver PHY |
| Top level generated instrumentation fabric | Debug & Performance |
| Altera SignalTap II Agent | Debug and Performance |
| JTAG Debug Link (internal module) | ConfigurationProgramming |
| Avalon-ST Bytes to Packets Converter | QsysInterconnect |
| Avalon-ST Single Clock FIFO | QsysInterconnect |
| Avalon-ST Timing Adapter | QsysInterconnect |
| Avalon-ST JTAG Interface | QsysInterconnect |
| Avalon-ST Packets to Bytes Converter | QsysInterconnect |
| Avalon-ST Handshake Clock Crosser | QsysInterconnect |
| Memory-Mapped Multiplexer | QsysInterconnect |
| Reset Controller | QsysInterconnect |
| Avalon MM Debug Fabric | QsysInterconnect |
| MM Interconnect | QsysInterconnect |
| Avalon-ST Pipeline Stage | QsysInterconnect |
| Avalon-MM Slave Agent | QsysInterconnect |
| Avalon-MM Slave Translator | QsysInterconnect |
| Memory-Mapped Demultiplexer | QsysInterconnect |
| Memory-Mapped Router | QsysInterconnect |
| Avalon-MM Master Agent | QsysInterconnect |
| Memory-Mapped Traffic Limiter | QsysInterconnect |
| Avalon-MM Master Translator | QsysInterconnect |
| Trace ROM | QsysInterconnect |
| Avalon Packets to Transaction Converter | QsysInterconnect |
| Altera SDM Mbox Bridge | Configuration and Programming |
| Altera FPGA2SDM Bridge | Configuration and Programming |
| Altera SDM2FPGA Bridge | Configuration and Programming |
| Altera SDM GPI | Configuration and Programming |
| Altera SDM IRQ | Configuration and Programming |
| Altera SDM GPO | Configuration and Programming |
| Avalon ST Debug Fabric | QsysInterconnect |
| Avalon-ST Demultiplexer | QsysInterconnect |
| Avalon-ST Dual Clock FIFO | QsysInterconnect |
| Avalon-ST Channel Adapter | QsysInterconnect |
| Altera Management Reset Block | Other |
| Avalon-ST Multiplexer | QsysInterconnect |
| PIO (Parallel I/O) | Other |
| Reset Sequencer | QsysInterconnect |
| Interval Timer | Peripherals |
| IRQ Mapper | QsysInterconnect |
| JTAG UART | ConfigurationProgramming |
| Nios II Gen2 Processor | NiosII |
| Avalon-MM Pipeline Bridge | QsysInterconnect |
| On-Chip Memory (RAM or ROM) | OnChipMemory |
| altera_config_stream_endpoint | Debug & Performance |
詳細
Quartus® Prime ソフトウェア GUI (バージョン 14.1 以降) でデザイン・テンプレートを準備する
注: デザイン例をダウンロードした後、デザイン・テンプレートを準備する必要があります。ダウンロードしたファイルは <project>.par ファイルの形式で、これにはデザインファイルの圧縮バージョン (.qar ファイルに似ています) とプロジェクトを説明するメタデータが含まれています。この情報の組み合わせが <project>.par ファイルを構成します。リリース 16.0 以降では、<project>.par ファイルをダブルクリックするだけで、Quartus® がそのプロジェクトを起動します。
プロジェクト テンプレートを起動する 2 番目の方法は、新規プロジェクト ウィザード (File -> New Project ウィザード) を使用することです。最初のパネルでプロジェクト名とフォルダーを入力すると、2番目のパネルで空のプロジェクトまたはプロジェクトテンプレートを指定するように求められます。プロジェクト テンプレートを選択します。以前にロードしたデザイン・テンプレート・プロジェクトのリストと、各種開発キットのピン配列と設定を含む各種の「ベースライン・ピンアウト設計」が表示されます。リストにデザインテンプレートが表示されない場合は、以下の丸で囲んだデザインテンプレートのインストールを示すリンクをクリックしてください。
ダウンロードした <project>.par ファイルを参照し、[次へ]、[完了] の順にクリックすると、デザイン・テンプレートがインストールされ、Quartus のプロジェクト・ナビゲーター・ペインに表示されます。
注: デザインがデザイン・テンプレートとしてデザインストアに保存されている場合、Quartus® ソフトウェアの記載バージョンに対して事前に回帰テストが行われています。回帰により、設計テンプレートが Quartus 設計フローの解析 / 合成 / フィット / アセンブリのステップに確実に合格します。
Quartus® Prime ソフトウェアのコマンドラインでデザイン・テンプレートを準備する
コマンド ラインで、次のコマンドを入力します。
quartus_sh --platform_install -package <project directory>/<project>.par
プロセスが完了したら、次のように入力します。
quartus_sh --platform -name <プロジェクト>
メモ：
* ACDSバージョン:18.1.1プロ