概要
このデザインでは、最大 2 つの 3 相永久磁石同期モーター (PMSM) またはブラシレス DC (BLDC) モーターの同期制御を示します。
IP コア
(4)
| IP コア | IP コアカテゴリー |
|---|---|
| Nios V/g Processor Intel FPGA IP | Processors and Peripherals |
| IOPLL Intel FPGA IP | PLL |
| Reset Release Intel FPGA IP | Configuration and Programming |
| JTAG to Avalon Master Bridge Intel FPGA IP | Memory Mapped |
詳細
このデザインでは、最大 2 つの 3 相永久磁石同期モーター (PMSM) またはブラシレス DC (BLDC) モーターの同期制御を示します。設計を他のモータータイプに適合させることができます。また簡素化のため、Intel Agilex® 7デバイス向けドライブオンチップでは、パワーボードとモーターモデルを同じFPGA・ファブリックで合成およびプログラムして公開しているため、物理的なモーターのセットアップは不要です。モーターとパワーボードのモデルは、インテルの DSP Builder アドバンスト・ブロックセットを使用して設計されました。結果として得られるモデルは、このサンプル・デザイン・パッケージに含まれています。ユーザーは Agilex® 7 FPGA 開発キットのみで例を実行することができ、モーターと電力モデルは、物理的な電力ステージを使用する前に制御システムを調整およびテストするのに役立ちます。モーターと電源ボードのモデルは、AN773 および AN669 で説明されている旧インテル® Tandem Motion 48V ボードをベースにしています。