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1. 頭字語
2. はじめに
3. IPアーキテクチャーと機能の説明
4. 高度な機能
5. インターフェイス
6. パラメーター
7. テストベンチ
8. トラブルシューティング/デバッグ
9. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Expressユーザーガイドのアーカイブ
10. F-タイル Avalon ストリーミング・インテル FPGA IP for PCI Express ユーザーガイドの改訂履歴
A. コンフィグレーション・スペース・レジスター
B. エンドポイントモードでのアドレス変換サービス(ATS)の実装
C. TLPバイパスモードでユーザー・アプリケーションに転送されるパケット
D. Root Port BFM
E. 独立したリセットに対する分岐エンドポイントのサポート
5.1. このボードについて
5.2. クロックおよびリセット
5.3. シリアル・データ・インタフェース
5.4. Avalon-ST インターフェイス
5.5. 割り込みインターフェイス
5.6. ハードIP Statusインターフェイス
5.7. エラー・インターフェイス
5.8. 10ビットタグサポートインターフェイス
5.9. コンプリーション・タイムアウト・エラー。
5.10. Power Management Interface
5.11. ホット・プラグ・インターフェイス(RPのみ)
5.12. ペイロード出力インターフェイス
5.13. コンフィグレーションインターセプトインターフェイス(EPのみ)
5.14. ハードIPリコンフィグレーション・インターフェイス
5.15. PHYリコンフィグレーション・インターフェイス
5.16. ページリクエストサービス(PRS)インターフェイス(EPのみ)
5.17. FLRインターフェイス信号
5.18. PTMインターフェイス信号
5.19. VFエラー・フラグ・インターフェイス信号
5.20. VirtIOPCIコンフィグレーション・アクセスインターフェイス信号
6.2.3.1. デバイス・ケイパビリティー
6.2.3.2. Link Capabilities
6.2.3.3. Legacy Interrupt Pin Register
6.2.3.4. MSI-X Capabilities
6.2.3.5. MSI-X Capabilities
6.2.3.6. スロット・ケイパビリティー
6.2.3.7. レイテンシー・トレランス・レポート(LTR)
6.2.3.8. Process Address Space ID (PASID)
6.2.3.9. Device Serial Number Capability
6.2.3.10. Page Request Service (PRS)
6.2.3.11. Access Control Service (ACS) Capabilities
6.2.3.12. 消費電力マネジメント
6.2.3.13. Vendor Specific Extended Capability (VSEC)
6.2.3.14. Precision Time Measurement (PTM)
6.2.3.15. Address Translation Services (ATS)
6.2.3.16. TLP Processing Hints (TPH)
6.2.3.17. VirtIOパラメーター
7.6.1. ebfm_barwrプロシージャー
7.6.2. ebfm_barwr_immプロシージャー
7.6.3. ebfm_barrd_waitプロシージャー
7.6.4. ebfm_barrd_nowtプロシージャー
7.6.5. ebfm_cfgwr_imm_waitプロシージャー
7.6.6. ebfm_cfgwr_imm_nowtプロシージャー
7.6.7. ebfm_cfgrd_waitプロシージャー
7.6.8. ebfm_cfgrd_nowtプロシージャー
7.6.9. BFMコンフィグレーション・プロシージャー
7.6.10. BFM共有メモリー・アクセス・プロシージャー
7.6.11. BFMログおよびメッセージ・プロシージャー
7.6.12. Verilog HDL Formattingファンクション
A.3.1. Intel定義のVSEC機能ヘッダー(オフセット00h)
A.3.2. インテル定義のベンダー固有のヘッダー(オフセット04h)
A.3.3. インテルマーカー(オフセット08h)
A.3.4. JTAGシリコンID(オフセット0x0C-0x18)
A.3.5. ユーザー設定可能なデバイスとボードID(オフセット0x1C-0x1D)
A.3.6. General Purpose Control and Status Register - 0xBB0
A.3.7. Uncorrectable Internal Error Status (修正不可能な内部エラーステータス) レジスター - 0xBB4
A.3.8. Uncorrectable Internal Error Mask (修正不可能な内部エラーマスク) レジスター - 0xBB8
A.3.9. Correctable Internal Error Status (修正可能な内部エラーマスク) レジスター - 0xBBC
A.3.10. Correctable Internal Error Mask (修正可能な内部エラーマスク) レジスター
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7.5. ルートポートBFM
基本的なルートポートBFMは、PCI Expressリンクで発行するトランザクションを要求するためのVerilog HDLタスクベースのインターフェイスを提供します。 ルートポートBFMは、PCI Expressリンクから受信した要求も処理します。 次の図は、ルートポートBFMの最も重要なモジュールを示しています。
図 68. ルートポートBFM
これらのモジュールは、次の機能を実装します。
- BFM Log Interface (altpcietb_g3bfm_log.v): BFMログ機能は、一般的にフォーマットされたメッセージをシミュレーター標準出力およびオプションでログファイルに書き込むためのルーチンを提供します。エラー時にシミュレーションを停止するコントロールも提供します。このプロシージャーの詳細については、BFMログおよびメッセージ・プロシージャーを参照してください。
- BFM読み出し/書き込み要求関数、 altpcietb_bfm_rp_gen3_x8.sv:これらの関数は、PCI Expressの読み出しおよび書き込み要求に対する基本的なBFM呼び出しを提供します。
- BFMコンフィグレーション関数、altpcietb_g3bfm_configure.v:これらの関数は、PCI Expressリンクおよびエンドポイント・コンフィグレーション・スペース・レジスターのコンフィグレーションを要求するためのBFM呼び出しを提供します。 これらの手順と機能の詳細については、BFMコンフィグレーション手順を参照してください。
- BFM共有メモリー、altpcietb_bfm_shmem.v: このメモリーは、次の機能を実装します。
- TX書き込み動作のデータを提供します。
- RX読み出し動作のデータを提供します。
- RX書き込み動作のデータを受信します。
- 受信したコンプリーションのデータを受信します。
- BFM要求インターフェイス、altpcietb_g3bfm_req_intf.v:このインターフェースは、altpcietb_g3bfm_rdwrおよびaltpcietb_g3bfm_configureプロシージャーまたは関数と、ルートポートRTLモデルとの間の低レベルのインターフェースを提供します。 このインターフェイスは、エンドポイントのBARレジスターにプログラムされたサイズと値を含む書き込み保護されたデータ構造を格納します。 また、内部BFM管理に使用されるその他の重要なデータも保存されます。
- altpcietb_g3bfm_rdwr.v:このモジュールには、低レベルの読み出しおよび書き込みタスクが含まれています。
- Avalon‑STインターフェイス、altpcietb_g3bfm_vc_intf_ast_common.v:これらのインターフェイスモジュールは、ルートポートインターフェイスモデルを処理します。 BFM要求インターフェイスから要求を受け取り、必要なPCIExpressトランザクションを生成します。 PCI Expressリンクから受信した完了を処理し、要求が完了するとBFM要求インターフェイスに通知します。 さらに、PCI Expressリンクから受信したすべての要求を処理し、必要な補完を生成する前に共有メモリからデータを保存またはフェッチします。
PIOのデザイン例では、 apps_type_hwtcl パラメーターは3に設定されています。このパラメーター値で実行されるテストは、次のように定義されています。 ebfm_cfg_rp_ep_rootport、 find_mem_bar と ダウンストリームループ。
関数 ebfm_cfg_rp_ep_rootport で説明されています altpcietb_g3bfm_configure.v。この機能は、リンク上のルートポートとエンドポイントを設定するために必要な手順を実行します。含まれるもの:
- ルートポートのメモリー割り当て
- ルート・ポート・コンフィグレーション・スペース(ベース制限、バス番号など)
- エンドポイントコンフィグレーション(BAR、バスマスターの有効化、maxpayloadサイズなど)
altpcietb_bfm_rp_gen3_x8.svの関数find_mem_barおよびdownstream_loopは、実装されたBARを返し、それぞれBARへのメモリ書き込みおよび読み取りアクセスを実行します。