インテルのみ表示可能 — GUID: pla1611266516872
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2.2.1. タイル・インターフェイス・プランナーの用語
タイル・インターフェイス・プランナーは、次の用語を参照します。
用語 | 説明 |
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Dynamic Reconfiguration | インテルFPGA IPテクノロジー。FPGAの動作中に、サポートされているマルチレートのインテルFPGA IPインターフェイスの一部の機能をリアルタイムで変更できます。例えば、F-tile CPRI PHY Multi-Rate Intel® FPGA IPの設定をダイナミックにリコンフィグレーションして、さまざまなIP「プロファイル」のさまざまなデータレートと機能でデザインを実行できます。 |
Floorplan | デバイス上の物理リソースのレイアウト。デザイン・フロアプラン (フロアプラン) の作成は、論理デザイン階層をデバイス内の物理領域にマッピングするプロセスです。タイル・インターフェイス・プランナーは、タイルIPフロアプラン・ツールです。 |
IP building block | インテルFPGA IPコアは、IPのすべての機能を提供するために組み合わされたビルディング・ブロックで構成されています。タイル・インターフェイス・プランナーのDesign Treeビューには、各IPのビルディング・ブロックが表示されます。ビルディング・ブロックには、移動可能タイプ、固定タイプ、または常に移動可能なタイプがあります。
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Intel Quartus Prime Settings File (.qsf) | インテル® Quartus® Prime開発ソフトウェアのファイル。タイル・インターフェイス・プランナーで指定した固定IPビルディング・ブロックの配置や固定タイルの割り当てなど、プロジェクトの設定と割り当てを保持します。 |
JSON file | インテル® Quartus® Prime開発ソフトウェアの内部ファイル。コンパイラーのLogic Generationステージからの最新の配置を保持します。プランニングの開始点に最後のLogic Generation割り当てを含める場合は、Update Assignmentsをクリックすると、この配置をロードすることができます。 |
Legal location | タイル・インターフェイス・プランナーの合法性エンジン。Design Treeで選択したIPまたはビルディング・ブロックを配置するタイル・フロアプランの有効な位置を特定します。 |
Legality engine | タイル・インターフェイス・プランナー機能。タイルを配置するための有効かつ合法的な位置を生成し、移動可能および常に移動可能なビルディング・ブロックをタイルプランに配置します。 |
Placed design element | IPまたはビルディング・ブロック。ユーザーまたは合法性エンジンが固定または移動可能な有効な位置に割り当てたものです。 |
Support-Logic Generation stage |
Analysis & Synthesisの前にあるコンパイラー・ステージ。Design AnalysisおよびLogic Generationサブステージを含みます。このステージは、Fタイルをターゲットにする場合にのみ存在します。
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Tile plan | 1つ以上の固定配置。(.qsf) を使用してタイル・インターフェイス・プランナーで定義および保存します。 |
Unplace design element | IPまたはビルディング・ブロック。固定または移動可能な有効な位置に割り当てられていないものです。 |