ハイブリッド・メモリー・キューブ・コントローラー IP コア・ユーザーガイド

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ID 683854
日付 8/08/2016
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ドキュメント目次
ドキュメント目次 x
1. ハイブリッド・メモリー・キューブ・コントローラー IP コアについて 2. HMC コントローラー IP コアのスタート 3. 機能概要 4. HMC コントローラー IP コア信号 5. HMC コントローラー IP コアのレジスターマップ 6. HMC コントローラー IP コア Stratix 10 のデザイン例 A. HMC コントローラー IP コア・ユーザーガイド・アーカイブ B. HMC コントローラー IP ユーザーガイドの資料改訂履歴
1. ハイブリッド・メモリー・キューブ・コントローラー IP コアについて x
1.1. HMC コントローラー IP コアでサポートされる機能 1.2. HMC コントローラー IP コアがサポートする HMC トランザクションのタイプ 1.3. デバイスファミリー・サポート 1.4. IP コアの検証 1.5. 性能およびリソース使用率 1.6. デバイスのスピードグレードのサポート 1.7. リリース情報
1.4. IP コアの検証 x
1.4.1. シミュレーション
2. HMC コントローラー IP コアのスタート x
2.1. IP コアのライセンス取得 2.2. IP コアのパラメーターとオプションの指定 2.3. HMC コントローラー IP コアのパラメーター 2.4. インテル FPGA IP コア向けに生成されるファイル 2.5. デザインへの IP コアの統合 2.6. インテル FPGA IP コアのシミュレーション
2.1. IP コアのライセンス取得 x
2.1.1. OpenCore Plus IP 評価機能
2.3. HMC コントローラー IP コアのパラメーター x
2.3.1. RX Mapping パラメーターおよび TX Mapping パラメーター
2.5. デザインへの IP コアの統合 x
2.5.1. ピンの制約 2.5.2. 必要な外部インターフェイス
2.5.2. 必要な外部インターフェイス x
2.5.2.1. 外部 PLL の追加 2.5.2.2. 外部 I2C マスターモデルの追加
3. 機能概要 x
3.1. 上位レベルのブロック図 3.2. インターフェイスの概要 3.3. クロッキング構造 3.4. 初期化とリセット 3.5. M20K ECC サポート 3.6. フロー制御 3.7. エラー検出および管理 3.8. テスト機能
3.2. インターフェイスの概要 x
3.2.1. アプリケーション・インターフェイス 3.2.2. HMC インターフェイス 3.2.3. 外部 I2C マスターへのインターフェイス 3.2.4. コントロール・レジスター・インターフェイスおよびステータス・レジスター・インターフェイス 3.2.5. ステータス・インターフェイスおよびデバッグ・インターフェイス 3.2.6. トランシーバー・コントロール・インターフェイス
3.2.6. トランシーバー・コントロール・インターフェイス x
3.2.6.1. 外部 PLL インターフェイス 3.2.6.2. トランシーバー・リコンフィグレーション・インターフェイス
4. HMC コントローラー IP コア信号 x
4.1. アプリケーション・インターフェイス信号 4.2. HMC インターフェイス信号 4.3. I2C マスターへのインターフェイス上の信号 4.4. コントロール・レジスター・インターフェイス信号およびステータス・レジスター・インターフェイス信号 4.5. ステータス信号およびデバッグ信号 4.6. クロック信号およびリセット信号 4.7. トランシーバー・リコンフィグレーション信号 4.8. 外部 PLL へのインターフェイス上の信号
4.1. アプリケーション・インターフェイス信号 x
4.1.1. アプリケーション要求インターフェイス 4.1.2. アプリケーション応答インターフェイス 4.1.3. HMC コントローラー IP コアのデータパス例
5. HMC コントローラー IP コアのレジスターマップ x
5.1. CONTROL レジスター 5.2. XCVR_STATUS レジスター 5.3. LANE_STATUS レジスター 5.4. LINK_STATUS レジスター 5.5. ERROR_RESPONSE レジスター 5.6. LIMIT_OUTSTANDING_PACKETS レジスター 5.7. 割り込み関連のレジスター 5.8. エラーおよびリトライ・スタティック・レジスター
B. HMC コントローラー IP ユーザーガイドの資料改訂履歴 x
B.1. HMC コントローラー IP ユーザーガイド改訂履歴
1. ハイブリッド・メモリー・キューブ・コントローラー IP コアについて
2. HMC コントローラー IP コアのスタート
3. 機能概要
4. HMC コントローラー IP コア信号
5. HMC コントローラー IP コアのレジスターマップ
6. HMC コントローラー IP コア Stratix 10 のデザイン例
A. HMC コントローラー IP コア・ユーザーガイド・アーカイブ
B. HMC コントローラー IP ユーザーガイドの資料改訂履歴

5.7. 割り込み関連のレジスター

HMC コントローラー IP コアは 3 つの割り込みに関連するレジスターがあります。
  • INTERRUPT_STATUS: レジスタービットは個別の割り込みソースステータスを報告します。
  • INTERRUPT_ENABLE: GLOBAL_INTERRUPT_ENABLEレジスターがこの機能をオフにしない限り、レジスタービットはINTERRUPT_STATUSレジスターの対応する割り込みを個別に有効にし、IP コアのcsr_irq出力信号のアサートをトリガーします。
  • GLOBAL_INTERRUPT_ENABLE: レジスターを使用すると、すべての割り込み応答を無効にするか、INTERRUPT_ENABLEレジスターに表示されている割り込みソースを有効にできます。
表 27.  HMC コントローラー IP コアのオフセット 0x20 にある INTERRUPT_STATUS レジスター

割り込みをクリアーするには、割り込みビットに 1 の値を書き込みます。
ビット フィールド名 タイプ リセット値 説明
RCLK[31..16] Reserved RO 0x0000  
15 Response Queue Uncorrectable ECC Error W1C 0x0 IP コアは応答キューメモリーで訂正不可能な ECC エラーを検出すると、このビットを設定します。IP コアはパラメーター・エディターのEnable M20K ECC supportをオンにした場合にのみ、このようなエラーを検出できます。
14 Response Queue ECC Error W1C 0x0 IP コアは応答キューメモリーで訂正可能な ECC エラーを検出すると、このビットを設定します。IP コアはパラメーター・エディターのEnable M20K ECC supportをオンにした場合にのみ、このようなエラーを検出できます。
13 FERR_N W1C 0x0 IP コアは HMC デバイスが FERR_N ピンがアクティブ Low にアサートされることで致命的なエラーを表示すると、このビットを設定します。IP コアのhmc_ferr_n入力信号を HMC デバイスのFERR_N出力信号に接続する必要があります。
12 Retry Buffer Uncorrectable ECC Error W1C 0x0 IP コアはリトライ・バッファー・メモリーで訂正不可能な ECC エラーを検出すると、この割り込みビットを設定します。IP コアはパラメーター・エディターのEnable M20K ECC supportをオンにした場合にのみ、このようなエラーを検出できます。
11 Retry Buffer ECC Error W1C 0x0 IP コアはリトライ・バッファー・メモリーで訂正可能な ECC エラーを検出すると、この割り込みビットを設定します。この場合、IP コアは自動的に ECC エラーを訂正します。IP コアはパラメーター・エディターのEnable M20K ECC supportをオンにした場合にのみ、このようなエラーを検出できます。
10 Reserved RO 0x0  
9 No More Tokens W1C 0x0

IP コアはトークンが実行されない場合にこの割り込みビットを設定します。トークンは HMC デバイスで使用可能なバッファースペースを表します。IP コアはトークンを保持していませんが、トークンベースのフロー制御要件ごとの追加の要求は送信されません。この状況はエラー状態ではありませんが、パフォーマンスが低下している可能性があります。しかしながら、割り込みビットと同様に、IP コアはcsr_irq信号をアサートします ( グローバル割り込みイネーブル・レジスター・ビットが設定されていると仮定します )。　　

このビットは IP コアがリセット解除されたときに値 0 を有します。リンクの初期化後、HMC デバイスはそのバッファー容量を一連の TRET パケットで通信します。IP コアが最初の TRET パケットを受信すると、No More Tokensレジスターフィールドの更新を開始します。

8 Retry Buffer Full W1C 0x0 IP コアはリトライバッファーが満量になると、この割り込みビットを設定します。リトライバッファーが満量になった場合、IP コアは追加のリードまたはライト要求を送信しません。この状況はエラー状態ではありませんが、パフォーマンスが低下している可能性があります。
7 Reserved RO 0x0  
6 RX Error Response Overflow W1C 0x0 IP コアは、ERROR_RESPONSEレジスターから読み取られる前に過度なエラー応答パケットが受信さると、この割り込みビットを設定します。オーバーフローが発生した場合、IP コアはエラー応答キューでスペースが再び使用可能になるまで、受信するエラー応答パケットを排除します。
5 RX Error Response W1C 0x0 IP コアがエラー応答パケットを受信すると、この割り込みビットを設定します。
4 Fatal Error W1C 0x0 IP コアは未成功に対し 3 回以上の連続した再試行が実行されると、この割り込みビットを設定します。
3 Remote Error W1C 0x0 IP コアは HMC デバイスがエラーを検出したことを示す有効な IRTRY (SartRetry) シーケンスを受信すると、この割り込みビットを設定します。
2 SEQ Error W1C 0x0 IP コアは、受信した前のパケットのSEQフィールド値から +1 の増分ではないSEQフィールド値を持つパケットを受信すると、この割り込みビットを設定します。
1 LNG/DLN Error W1C 0x0 IP コアは、LNG ( パケット長 ) およびDLN ( 重複長 ) フィールドの等しくないまたは無効な値のパケットを受信すると、この割り込みビットを設定します。
0 CRC Error W1C 0x0 IP コアは、受信したパケットの CRC のエラーを検出すると、この割り込みビットを 1 の値に設定します。
表 28.  HMC コントローラー IP コアのオフセット 0x24 にある INTERRUPT_ENABLE レジスター

このレジスターの各ビットはオフセット 0x20 にあるINTERRUPT_STATUSレジスターの対応する割り込みを有効にします。各レジスタービットでは次が実行されます。

  • ビットが 0 の値を有する場合、割り込みをディスエーブルする。
  • ビットが 1 の値を有し、オフセット 0x28 にあるGLOBAL_INTERRUPT_ENABLEレジスターのGlobalEnableビットが 1 の値を有する場合、割り込みをイネーブルする。
ビット フィールド名 タイプ リセット値 説明
RCLK[31..16] Reserved RO 0x0000  
15 Response Queue Uncorrectable ECC Error Enable RW 0x0 Response Queue Uncorrectable ECC Error割り込みを有効にします。
14 Response Queue ECC Error Enable RW 0x0 Response Queue ECC Error割り込みを有効にします。
13 FERR_N Enable RW 0x0 FERR_N割り込みを有効にします。
12 Retry Buffer Uncorrectable ECC Error Enable RW 0x0 Retry Buffer Uncorrectable ECC Error割り込みを有効にします。
11 Retry Buffer ECC Error Enable RW 0x0 Retry Buffer ECC Error割り込みを有効にします。
10 Reserved RO 0x0  
9 No More Tokens Enable RW 0x0 No More Tokens割り込みを有効にします。
8 Retry Buffer Full Enable RW 0x0 Retry Buffer Full割り込みを有効にします。
7 Reserved RO 0x0  
6 RX Error Response Overflow Enable RW 0x0 RX Error Response Overflow割り込みを有効にします。
5 RX Error Response Enable RW 0x0 RX Error Response割り込みを有効にします。
4 Fatal Error Enable RW 0x0 Fatal Error割り込みを有効にします。
3 Remote Error Enable RW 0x0 Remote Error割り込みを有効にします。
2 SEQ Error Enable RW 0x0 SEQ Error割り込みを有効にします。
1 LNG/DLN Error Enable RW 0x0 LNG/DLN Error割り込みを有効にします。
0 CRC Error Enable RW 0x0 CRC Error割り込みを有効にします。
表 29.  HMC コントローラー IP コアのオフセット 0x28 にある GLOBAL_INTERRUPT_ENABLE レジスター INTERRUPT_ENABLEレジスターをゲートします。
ビット フィールド名 タイプ リセット値 説明
31:1 Reserved RO 0x00000000  
0 GlobalEnable RW 0x0 このレジスターフィールドに 0 の値を書き込むと、csr_irq出力信号のアサートからのすべての割り込みソースがディスエーブルされます。

このレジスターフィールドに 1 の値を書き込むことで、IP コアはオフセット 0x24 にあるINTERRUPT_ENABLEレジスターでイネーブルにされた割り込みソースに従ってcsr_irq出力信号をアサートできます。割込みソースはGlobalEnableレジスターフィールドと関連するINTERRUPT_ENABLEレジスターフィールドの両方が 1 の値を有する場合にのみ、IP コアがcsr_irq出力信号をアサートします。

レベル 2 の表題