スループット・コンピューティングにおけるクラス最高の電力効率
ますます、最新のコンピューティング・ワークロードの種々の機能が、コア・パフォーマンスの向上やコア密度の向上により、コンピューティング・パフォーマンスを拡張できる柔軟な CPU システムにより向上しています。さらに、電力効率は、データセンター・サーバーのアーキテクチャーと設計において、より中心的な側面になりつつあります。今日の最先端のマニーコア CPU 実装では、単一リソグラフィー・レチクルフィールド (~800mm2) よりも多くのシリコン領域 (スパン) を必要とします。これにより、今度は分散型アーキテクチャーが必要となり、レイテンシーのペナルティを最小限に抑えながら、ダイ・ツー・ダイの通信帯域幅を最大限に高める高度なパッケージング・テクノロジーの必要性が高まります。これらのニーズに応えるため、インテルはインテル® 18A プロセス・ノード、高度なパッケージングとアセンブリー・テクニックで多くの新しいテクノロジーを開拓しました。
図 1. レンダリングでは、2D および 3D の高度なパッケージング・テクニックの組み合わせで接続された複数のチップレットが表示され、パッケージ内に複雑なシステムを作成します。
新しいテクノロジー・コンポーネントには、次のものが含まれます。
- RibbonFET – トランジスタ・アーキテクチャーにおける最新の進歩。
- PowerVia – 電力供給テクノロジーにおける最新の進歩。
- Foveros Direct 3D – ハイブリッド・ボンディングにより、アクティブ・チップの高密度直接スタッキングを実現します。
- エンベデッド・マルチダイ・インターコネクト・ブリッジ (EMIB) 3.5D – Foveros Direct 3D と組み合わせた EMIB 2.5D テクノロジー。
- インテル® Foundry FCBGA 2D+ – 高いパフォーマンス、マルチダイ、コスト効率の高い、高ピン数のパッケージング。
RibbonFET
RibbonFET は、今日の FinFET トランジスターに続くトランジスタ・アーキテクチャーに対する最も重要な変更です。FinFET アーキテクチャーは、過去 15 年間にわたって改良され最適化され、パフォーマンスと電力効率を向上させました。しかし、今日の形状において、FinFET は限界に達し、パフォーマンスや消費電力のさらなる向上を実現できなくなりました。RibbonFET トランジスターは、シリコンの細いリボンの形をとるチャネルの周り中にトランジスタ・ゲートをラップすることで、FinFET の電気静電特性をさらに向上させます。インテル® Xeon® プロセッサー (開発コード名: Clearwater Forest) は、インテルの第 2 世代 RibbonFET テクノロジー (インテル® 18A) を活用して、プライマリ・コンピューティング CPU のチップレットを構築します。RibbonFET は、今日の FinFET トランジスターと比較して優れたエネルギー効率を実現すると期待されています。
図 2。FinFET トランジスター。
図 3。RibbonFET は、FinFET 後のトランジスタ・アーキテクチャーにおける世代間シフトを表します (図2)。チャネル領域の優れた静電制御により、供給電圧の削減と電力効率の向上を実現します。
PowerVia
50 年近く前に最初の集積回路が誕生して以来、トランジスタのインターコネクト・メタル配線は、常にトランジスタ・レイヤー (フロントサイド・インターコネクト) の上部に配置され、トランジスタの基板は、いつも主に構造的な支持層でした。インテルは、インテル® 20A プロセス・ノードを皮切りとして、トランジスタ・レイヤー下に金属インターコネクト (バックサイド・インターコネクト) を導入するために、このパラダイムを変更しています。古いパラダイムでは、フロントサイド・インターコネクト・アーキテクチャーは、配線間で共有され、トランジスタと配線間の電気信号を配線し、トランジスタに電力を供給していました。インテル® 20A に PowerVia® テクノロジーが導入されたことで、信号ルーティングと電力供給は初めてデカップリングされます。これにより、フロントサイド・インターコネクト・アーキテクチャーは信号ルーティング向けに最適化され、新しいバックサイド・インターコネクト・アーキテクチャーは、電力供給向けに独立して最適化できます。このデカップリングにより、ルーティング可能性が向上 (これによりチップ面積と消費電力を節約) と電圧低下の低減 (これにより、与えられた供給電圧におけるパフォーマンスの向上が可能) を実現します。
図 4. PowerVia は、トランジスタ・レイヤー下に金属インターコネクトを導入し、信号ルーティングと電力供給を初めてデカップリングします。
Foveros Direct 3D
Foveros Direct 3D は、アクティブ・ベース・タイルに 1 つまたは複数のチップレットを直接接続し、複雑なシステム・モジュールを作成できるインテルのテクノロジーです。「直接」の添付は、個々のチップレット上の銅ビアをウエハー上のそれらに熱圧着し、あるいはウエハー上に積層されたウエハー全体をお互いに直接接合することで実現します。添付は、｢Face-to-Face｣または｢Face-to-Back｣であり、さまざまなソース・ファウンドリーからのチップやウエハーを含めることができ、製品アーキテクチャーにさらに柔軟性をもたらします。接続帯域幅は、ピッチを介して銅 (およびその後の密度) によって決定されます。第 1 世代 Foveros Direct 3D は、9um のピッチで銅ボンディングを使用し、第 2 世代は、ピッチを ほんの 3um に縮小します。
大規模な「ローカル」キャッシュ上に設置された CPU のチップレットのこのユニットは、完全なコンピューティング・モジュールとなり、その後、レプリケートしてコンピューティング機能を拡張し、コア数とキャッシュの要件に基づいて SKU スタックを作成できます。
図 5. Foveros Direct 3D は、スタック・チップ間の高帯域幅および低レイテンシーのインターコネクトを実現します。
EMIB 3.5D
エンベデッド・マルチダイ・統合ブリッジ (EMIB) は、シリコン・インターポーザーを使用せずに、複数の大型チップレット間の高帯域幅接続を可能にする、実績のあるインテルのテクノロジーです。また、EMIB テクノロジーは、前述の Foveros Direct 3D テクノロジーを使用して構築された複数のコンピューティング・モジュールを接続するために使用できます。この EMIB と Foveros を単一のパッケージに組み合わせたものは EMIB 3.5D と呼ばれ、柔軟でヘテロジニアス・コンピューティング・システムの作成を可能にします。個々のタイルやモジュールは、同一 (スケーラブルなコンピューティング・アーキテクチャーを作成) または、異種 (コンピューティング・モジュールを I/O タイルや DRAM モジュールに接続) にできます。EMIB 3.5D によって実現されるスケーラビリティーと柔軟性により、シリコン・インターポーザー単独で実現するよりもはるかに大きな総シリコン表面積を持つパッケージ内システムを作成できます。インテル® Foundry の顧客は、第 2 世代 EMIB テクノロジー (バンプピッチが 55 ミクロンから 45 ミクロンに縮小) を活用し、Foveros Direct 3D チップレットまたは複数の I/O チップレットのいずれかにより、高帯域幅接続を実現します。
図6.EMIB と Foveros の組み合わせにより、単一のパッケージ内で総シリコン表面積を大幅に拡大する柔軟でヘテロジニアス・システムを作成できます。
インテル® Foundry FCBGA 2D+: コストを意識したパッケージング・ソリューション
インテルは、高度な 3D パッケージの幅広い機能に加えて、コストに最適化されたパッケージングを提供する特定のアーキテクチャーと設計手法も備えています。そのようなアーキテクチャーの 1 つは、インテル® Foundry FCBGA 2D+ (フリップチップ・ボール・グリッド・アレイ 2D+) と呼ばれます。以下の回路図は、インテル® Foundry FCBGA 2D+ の高水準なコンセプトを示しています。
インテル® Foundry FCBGA 2D+ アーキテクチャーでは、有機基板テクノロジーの微細な (高価な) 機能は、より小さなフットプリント (高密度「パッチ」基板) で呼び出され、より低コストで「プリント回路基板」または PCB のような機能を呼び出すインターポーザー (より大きなフットプリント) にアセンブルされます。この複合 (パッケージ・オン・パッケージ) は、ボードにアセンブルされます。インテル® Xeon プロセッサーのアーキテクチャーを使用した全体的なコスト削減は、数億ドルを容易に実現できます。インテルは、数世代にわたってインテル® Xeon 製品ラインにこのテクノロジーを首尾良く導入してきました。最近では、インターコネクトの速度が上昇し続け、電気的マージンがマージン損失の影響 (電気経路の不連続性) を克服することが困難になるため、PCIe Gen6、DDR5、MR DIMM のような速度を実現できる材料の進歩と設計手法が開発されています。
図7.より細かい機能を備えた高密度「パッチ」は、アクティブ・チップ (上) と PCB のようなインターポーザー （下) の間に挟まれています。
ミックスとマッチ: パッケージ内の複数のプロセス・ノード
クラス最高のハイパフォーマンス・コンピューティング製品には、パッケージ内で大きなシリコン・スパン（総シリコン表面積）が必要です。これは、コア数の増加、I/Oおよび接続性の要件の増加、アクセラレーター・ IP コンテンツやその他の機能の増加により実現します。この要件により、今日のハイパフォーマンス・コンピューティング製品にとって、分散化は、将来的にもさらに必要になります。よくドキュメント化されているように、より小型のチップレットは、大型でレチクルに近いサイズのチップよりも簡単に生産できます。Foveros Direct 3D や EMIB 3.5D などの高度なパッケージング・テクノロジーは、前述のように、より大きなレチクル・シリコン・スパンを実現します。しかし、製品アーキテクチャーにおいて、より幅広い選択肢と柔軟性を実現します。この柔軟性を活用することで、今やアーキテクトは、大きなモノリシック・チップを同一の小さなチップレットに分割し、歩留まり (したがってコスト) を向上させることができるだけでなく、機能ブロックを独自のチップレットに分散することもできます。これにより、プロセス・ノードによる分散化が可能になり、よりスケールの小さい IP (アナログ、SRAM など) を後端のジオメトリで保持し、よりスケールの大きな IP (デジタル・ロジックなど) をリーディング・エッジ・ジオメトリに移行するだけです。また、Foveros Direct 3D などのテクノロジーは、異種のソース (ファウンドリー) からのチップレットの組み合わせを可能にし、製品アーキテクチャーにさらに柔軟性をもたらします。
図8. 革新的な構造により、複数の異なるプロセス・テクノロジーをミックスして組み合わせ、ファブの歩留まり、ユニットコスト、設計のターンアラウンド時間を最適化します。
コンピューティングのチップレットは、ジオメトリ・スケーリングから最大の利益を得て、インテル® 18A テクノロジーを活用して、クラス最高のパフォーマンス・パワー・エリア （PPA） を実現します。個々のコンピューティング・チップレットのサイズは、プロセス歩留まりを最適化すると同時に、製品アーキテクチャーにおけるモジュール化を実現するように選択されます。コンピューティングのチップレットは、前述の Foveros Direct 3D を使用して、アクティブ・ベース・タイル上にスタックされています。ベース・タイルは、I/O からコア、コア間へのデータ・キャッシュとルーティングのためのロジックとメモリー IP を含めることができます。ベースタイルは、前世代のプロセス・ノードを使用した以前の設計を活用し、十分な機能を提供しながら研究開発コストを削減できます。また、I/O タイルは、開発ターンアラウンド・タイム (TAT) を高速化する前製品からの投資を再利用し、製品コストの相当な優位性を提供します。これらの成分は将来の製品にミックスして組み合わせ、異なるプロセッサー・コア IP および / または I/O 機能に対するニーズが発生するため、既存のシステム・アーキテクチャーを維持しながら、比較的迅速に派生製品を可能にします。
これらの柔軟なアーキテクチャーの進歩を市場に導入することは、将来のコンピューティング・システムに対するインテルのビジョンを表し、これらの革新的なテクノロジーが、データセンター・コンピューティングを大幅に進歩させるパッケージにまとまる瞬間となります。インテル® 18A、Foveros Direct 3D、EMIB 3.5D は、インテル® Foundry の顧客により設計できる状態にあり、2025年に将来のインテル® Xeon プロセッサー、コードネーム Clearwater Forest で市場にデビューします。