FPGA 防衛、航空宇宙産業、および政府機関デザイン
ダイレクト RF のデザイン例
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インテル® Direct RF シリーズの FPGA デザイン向けの俊敏性と高帯域機能のビデオ
ADC/DAC コックピットのデザイン例のビデオ
広帯域チャネライザーのデザイン例のビデオ
時間遅延ビームフォーマーのデザイン例のビデオ
ソリューション概要 |
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新しいユーザーがダイレクト RF FPGA 機能を迅速に理解し、すぐに使える評価機能を実現するために、Altera はアナログ・デジタル・コンバーター (ADC) またはデジタル・アナログ・コンバーター (DAC) コックピットのデザイン例を開発しました。このデザインは、さまざまな設定でアナログ・タイルブロックを探索して構成するグラフィカル・ユーザー・インターフェイス (GUI) を備えています。これには、アップコンバーター / ダウンコンバーターの間引き / 補間モード設定、コースとファインチューナーの中心周波数、ループバック・モード、サンプルレートの設定などが含まれます。 |
最大 64 GSPS のサンプリング・レート NCO 構成 間引き / 補間モード設定 ADC 波形ビューアー DAC 波形ジェネレーター マルチポート同期 RF 性能特性評価 インテル® Stratix® 10 AX FPGA および Agilex™ 9 開発キット |
ADC/DAC 評価
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| Altera は、ダイレクト RF FPGA 機能を紹介する高帯域チャネライザーのデザイン例を開発しました。このデザインは、DSP 開発者向けの DSP Builder デザインツールを使用して開発された多相フィルターバンクを備えています。アナログ・デジタル・コンバーター (ADC) データは、プロトタイプの多相フィルターと 64 の 64 相 FFT ブロックを含むチャネライザー・ブロックにストリーミングされます。 | サンプリング・レート 64 GSPS ダイナミック・スペクトル・ビューアー スペクトログラム・ビューアー DSP Builder インテル® Stratix® 10 AX FPGA および Agilex™ 9 FPGA 開発キット |
電子防衛策 テスト・計測機器 通信システム |
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| 時間遅延ビームフォーマー | デジタル時間遅延ビームフォーミングでは、任意の角度分解、異なる角度での同時ビームを提供し、品質に妥協することはありません。 このデザインは、DSP 開発者向けの DSP Builder デザインツールを使用して開発された時間遅延エンジンに、スーパー・サンプルレートの非整数遅延リサンプリング・フィルターを搭載しています。時間遅延エンジンには 4 つの同時ビームに対応する 4 つのインスタンスがあり、各ビームは独立しており個別に制御されます。 |
サンプリング・レート 64 GSPS 8 RX エレメントアレイ 1.60GHz 帯域幅を持つ 14 のビーム 非整数遅延フィルター RX フェーズドアレイ同期 DSP Builder |
アクティブ電子走査アレイ (AESA) レーダーおよびソナー 高帯域通信 電波天文学 |
| 複数デバイス同期 | ダイレクト RF FPGA 同期機能を紹介するために、Altera はマルチデバイス同期のデザイン例を開発しました。このデザインは、JESD204C サブクラス 1 プロトコル、レイテンシーの調整、ローカルデバイスとリモートデバイスの異なるポート間の位相調整を使用することで、2 つのアナログ・デジタル・コンバーター (ADC) またはデジタル・アナログ・コンバーター (DAC) ノード間の確定的なレイテンシー・リンクのデモを行いします。 | サンプリング・レート 51.2 GSPS RX および TX フェーズドアレイ同期 確定的 FPGA 相互接続 |
アクティブ電子走査アレイ (AESA) レーダーおよびソナー 電子防衛策 |
| 広帯域機能および俊敏性機能 | この広帯域機能と俊敏性機能のデザイン例は、ダイレクト RF FPGA における周波数ホッピングの能力と、この機能と広帯域モニタリングとの組み合わせにより、特定のアプリケーションで大きな利点をもたらすことを示します。 | 64 GSPS 対応サンプリング・レート 広帯域一次レシーバー: 32GHz IBW 狭帯域セカンダリー: 4GHz IBW 俊敏な周波数ホッピング 俊敏な ADC キャリブレーション・フロー ランタイムでのレイテンシー測定 シグナルビューアー Stratix® 10 AX FPGA および Agilex™ 9 FPGA 開発キット |
レーダーシステム 電子戦 (EW) システム 通信システム |
| 波形分類 | FPGA AI スイートを FPGA デザインで使用すると、アナログ信号のリアルタイム・ストリームを処理できます。Altera は、専用に訓練されたニューラル・ネットワークを使用して RF 信号の変調タイプを分類する波形分類例を開発しました。アナログ変調信号は、アナログ / デジタル統合コンバーターを使用してサンプリングされ、デジタル信号の前処理を通過させた後、FPGA AI スイートの IP に供給されて、そこでニューラル・ネットワーク推論が実行されます。 | Stratix® 10 AX A タイル (x32 モード、48 GSPS) 上の 1x RX チャネル SoC FPGA と FPGA AI スイート IP を使用したエンベデッド・アプリケーション FPGA AI スイート IP と OpenVINO™ ツールキットを使用した畳み込みニューラル・ネットワークでリアルタイム RF 信号を分類 インラインデータ拡張によるストリーミング前処理 7 つの波形クラスを備えた EagleNet データセット: AM、FM、CW、OFDM、QPSK、ランプ、背景ノイズ Stratix® 10 AX FPGA 開発キット |
レーダーおよび電子防衛策 通信システム |
| MVDR 適応ビームフォーマー | このデザイン例では、MVDR アルゴリズムが実装されています。この MVDR 適応ビームフォーミングは、観測からアンテナアレイの重量を直接判断するサンプルマトリクス反転 (SMI) メソッドを使用しています。この適応ソリューションは、FPGA 上の浮動小数点数学で実装された QR 分解線形ソルバーを使用して実現されています。リアルタイムのデータは、統合アナログ / デジタル・コンバーターの配列を使用してサンプリングされ、DPC++ 言語を使って開発された IP を使用して処理されます。 | MVDR 適応ビームフォーマー 8 つの要素の配列をサポート SYCL HLS フロー Stratix® 10 AX FPGA 開発キット |
レーダーおよび電子防衛策 通信システム |
最新コンテンツ
アプリケーションのデザイン例
以下のデザイン例には、Altera FPGA 開発ボードで動作するシミュレーションまたはハードウェア内実装を備えた、高度にパラメーター化されたデザインが含まれています。
データシート (英語) |
詳細 |
機能 |
用途 |
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海洋レーダーのデザイン例は、Agilex™ 5 FPGA での複雑なデジタル信号処理パイプラインの実装を示しています。実装は、設計者の生産性を高め、これらの FPGA で最高水準の DSP パフォーマンスを実現する DSP Builder ツールを使用して行われます。 |
X バンドキャリア周波数: 9,410MHz MATLAB* セットアップ・スクリプトで構成された範囲、パルス幅、帯域幅、パルス繰り返し周波数 TX / RX ビームフォーミング (ビームスキャン範囲: -60°～60°) FPGA プログラミング、パラメーター構成、レーダーパターン表示用 MATLAB ホスト GUI MATLAB フェーズド・アレイ・システム・ツールボックスとレーダー・ツールボックスを使用したレーダー信号のエミュレーション Agilex™ 5 FPGA E シリーズ 065B 開発キット (プレミアム) |
レーダーおよび電子防衛策 気象レーダー リモートセンシングおよびマッピング |
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このデザイン例では、逆チャネライザーと呼ばれる論理合成フィルターバンクを効率的に実装する方法を示します。DSP Builder でパラメーター設定可能な実装を示しており、エンドユーザーのアプリケーションに合わせて調整できます。フィルターバンクの動作は、コグニティブ無線アプリケーションで表示され、信号の完全な復元が必要です。 |
サンプリング・レート: 4 GSPS 変調: QPSK / 16QAM / 64QAM シンボルレート: 0.125 / 0.25 / 0.5 / 1.0 / 2.0 / 4.0 GSPS (ロールオフ係数: 0.15 / 0.25 / 0.5) チャネル番号: ランタイムで 64 / 128 / 256 再構成可能 コグニティブ無線アプリケーション向けの周波数処理 シグナルビューアー Agilex™ 7 FPGA 開発キット |
コグニティブ無線アプリケーション向けの周波数処理 オーディオおよび画像処理 レーダー 電子戦 (EW) システム |
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これは、広帯域 SSR オーバーサンプリング・チャネライザーのサブセットです。オーバーサンプリング・チャネライザーの実装アーキテクチャーは、入力サンプルレート、チャネル数、重ね合わせたサンプルの数によって大きく異なります。このアーキテクチャーでは、FFT チャネルの数は少なく、重複するサンプル数は並列パスよりも少なくなります。入力の重複は並列パスを超えて発生するため、「空間重ね合わせ」と呼ばれます。 |
効率の良い並列アーキテクチャー 複素数または実数の入力 サンプリング・レートに依存しない動作クロック |
電子防衛策 レーダー 通信システム |
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このデザインは、DSP 開発者向けの DSP Builder デザインツールを使用して開発された多相フィルターバンクを備えています。オンチップの信号発生器からのデータは、整流器、多相フィルター、円形シフター、FFT ブロックを含むチャネライザー・ブロックにストリーミングされます。チャネライザーで取得された出力はホストにアップロードされ、重要な信号品質指標を表示しながら視聴者に表示されます。 オーバーサンプリングされたチャネライザーのデザインには、オンチップの信号発生器が含まれています。これにより、チャネライザー・システムにプログラム可能な刺激を提供し、外部の信号発生器や ADC なしでデザイン例を実行できます。 |
サンプリング・レートのサポート: 24GSPS 256 チャネルに対応 多相信号処理のインフラストラクチャー ダイナミック・スペクトル / スペクトログラム・ビュー 時間領域の波形表示 RF パフォーマンス測定 オンチップの信号発生器 Agilex™ FPGA 開発キット |
レーダーおよび電子防衛策 テスト・計測機器 通信システム |
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MVDR 適応ビームフォーマーのデザイン例では、FPGA での適応ビームフォーミングの効率的な実装を示しています。適応ビームフォーマーは、不要な方向からの干渉を抑制しながら、目的の方向から最適な信号品質を得られるようにします。MVDR は、環境を直接観測した結果に基づいてビームフォーミングの重みを計算するサンプル行列反転法に基づいています。 |
MVDR アルゴリズム 直線位相の配列 配列サイズ 8 および 64 マルチビーム・アダプテーション インテル Code Builder for OpenCL™ アプリケーション・プログラミング・インターフェイス (API) インテル® Arria® 10 FPGA 開発キット |
レーダー ソナー 電子防衛策 通信システム マイクアレイ |
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チャネルライザーは、広帯域に対応する受信機で、幅広い帯域幅を個々の関心のある帯域に分割するものです。プロセシング獲得の結果により、低信号ノイズ比 (SNR) 信号でもサブチャネルごとに確実に検出できます。 |
プログラム可能なスーパー・サンプルレートの高速フーリエ変換 (FFT) IP プログラム可能な多相フィルターバンク IP 実入力サンプルに最適化された FFT JESD204B インターフェイスからアナログ・デバイス* 3GSPS 14 ビット・デュアル・チャンネル・アナログ デジタル・コンバーター (ADC) AD9208 インテル® Stratix® 10 FPGA |
広帯域通信システム ケーブル・システム 計測機器 |
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| レーダー波形分類のデザイン例は、畳み込みニューラル・ネットワーク (CNN) モデルを使用して、異なる標的のユニークなマイクロドップラー信号を認識するように構築されています。 | マイクロドップラーの分類 リアルタイム・レーダー波形認識 OpenVINO™ ツールキットのインテル® ディストリビューション Arria® 10 FPGA 開発キットボード |
自動運転車 軍用監視レーダー ロボティクス |
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合成開口レーダー (SAR) は、高解像度の画像を取得するために現代のレーダーで使用されるテクノロジーです。Altera FPGA は、厳格な SWaP 制約下でも、このようなテクノロジーを可能にします。 |
グローバルな逆投影の画像形成 効率的でスケーラブルなアレイ構造 FPGA 上の浮動小数点 インテル® Stratix® 10 FPGA |
合成開口レーダー (SAR) 合成開口ソナー (SAS) |
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セマンティック・セグメンテーションは、さまざまな自航型ロボットのアプリケーションに利用されます。アプリケーションは、画像中の各画素が属する物体の種類を分類することです。この例では、オーバーヘッド画像からの家屋を検出し、セグメンテーションするようすを示しています。 |
ミニ U-Net ベースのセマンティック・セグメンテーションのデモ インテル® Arria® 10 FPGA 開発キット SpaceNet データセット OpenVINO™ ツールキットのインテル® ディストリビューション |
ディープラーニング ナビゲーション 光学監視 衛星画像 |
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Monobit デジタル RF メモリーのデザイン例では、統合された高速トランシーバーを備えた FPGA を広帯域フロントエンド・ステージとして使用する方法を示しています。 |
Monobit レシーバー / トランスミッター 12.50GHz 瞬時帯域幅 デジタル・ディザリング デジタル・チャネライザー インテル® Stratix® 10 FPGA |
電子防衛策 信号インテリジェンス (COMNT/ELINT) 通信システム |
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パーティション・ベースのセキュリティーのデザイン例では、FPGA 内の複数の暗号化された部分領域にセキュリティー・キーを割り当てる安全な方法を示しています。 |
セキュリティー・パーシャル・リコンフィグレーション (PR) ワンタイム・プログラマブル (OTP) キーとバッテリー・バック・キーの両方に同時対応 Qcrypt セキュリティー・ツール EPCQ フラッシュからの PR コンフィグレーション Arria® 10 FPGA (SoC 開発キット) |
データセンター / マルチテナント 自動車 通信の商業オフザシェルフ (COTS) ボードを確保 マルチレベルのセキュリティーを必要とするアプリケーション |
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このデザイン例では、パルスドップラー処理を示しています。一般的なレーダー・アプリケーションでは、ドップラー周波数を計算して特定する必要があります。この場合、複数のコヒーレント・レーダー・パルスにまたがって FFT を計算することで行われます。ダイナミック・メモリーの固有の書き込み / 読み取りパターンにより、コーナーターン操作は非効率的です。このデザインは、コーナーターンによるスループットのボトルネックを緩和する方法を示しています。 |
効率的なコーナーターン実装 固定小数点と浮動小数点 パルスドップラーの FFT 例 |
電子防衛策 レーダー |
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このリファレンス・デザインには、多相アプローチを使用した広帯域 Gaussian ノイズ信号の生成が含まれています。続いて行われる信号処理では、希望するスペクトル帯域のみを、各帯域にカスタム定義されたマグニチュードで追加できます。 |
広帯域の Gaussian ノイズ源 - 2.50GHz デジタルフィルター・バンク 微細なスペクトル解像度 < 2.50MHz 動的帯域およびマグニチュード制御 FPGA での浮動小数点処理 Arria® 10 FPGA AD9162 - JESD204B インターフェイス搭載 5GSPS デジタル・アナログ・コンバーター (DAC) |
電子防衛策 レーダー 通信システム ハードウェア・高速化シミュレーション |
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FFT ビーム形成のデモでは、空間的フィルタリングのために、複数のビームを同時に生成します。これにより、リアルタイム・システムには不可欠なパフォーマンスの向上につながります。 |
プログラマブル・スーパー・サンプルレート FFT IP 直線配列をターゲットにした FFT ビーム形成 平面アレイをターゲットにした FFT ビーム形成 |
レーダー 放射線学 電波天文学 |
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QR 分解ソルバー設計例は、さまざまなサイズのマトリクスを解くために設計されたパラメーター可能な実装です。QR ベースのアルゴリズムは、数値安定性が高く、矩形の過剰決定方程式系を解くことができます。このアルゴリズムは、FPGA 上の浮動小数点 IP の実現可能性とパフォーマンスを強調する、最初の複雑な浮動小数点リファレンス・デザインの 1 つです。 |
一次方程式系ソルバー パラメーター化可能でスケーラブルな IP スループットの加速 電力効率 浮動小数点 |
レーダーおよびソナー STAP アルゴリズム 適応ビームフォーマー 科学計算 適応型フィルター |
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拡張カルマンフィルター (EKF) は、Cyclone® V SoC FPGA に実装されています。アルゴリズムの一部を FPGA ファブリックにオフロードすることで、システム全体のパフォーマンスを向上させ、Arm* プロセッサーの負荷を軽減するハイブリッド・アーキテクチャーを効率的に利用しています。 |
マトリクス・コプロセッサー IP CPU システムのパフォーマンスが 2 倍に向上 コンパクトな FPGA フットプリント Cyclone® V SoC FPGA |
レーダーおよびソナー ガイダンスとナビゲーション 慣性航法センサー センサー・フュージョン モーター制御 |
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コレスキー分解ソルバーの設計例は、さまざまなサイズのマトリクスを解くために設計されたパラメーター可能な実装です。コレスキーベースのアルゴリズムでは、QR のような他のアルゴリズムよりも効率的に、私的な正方方程式系を解くことができます。 このアルゴリズムは、FPGA 上の浮動小数点 IP の実現可能性とパフォーマンスを強調する、最初の複雑な浮動小数点デザイン例の 1 つです。 |
一次方程式系ソルバー パラメーター化可能でスケーラブルな IP スループットの加速 電力効率 浮動小数点 |
レーダーおよびソナー STAP アルゴリズム 適応ビームフォーマー 科学計算 適応型フィルター |
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時間遅延ビームフォーミングのデザイン例は、Stratix® V DSP 開発キットに実装されています。真の時間遅延は、任意の微細な解像度を有する非整数遅延フィルターによって達成されます。設計例では、32 個のフェーズドアレイ要素を備えたシンプルかつ完全な送受信パルスレーダー・システムを取り上げています。 |
広帯域のビーム形成 任意のステアリング角 拡張可能な設計 |
アクティブ電子走査アレイ (AESA) レーダー、ソナー フェーズドアレイ電波望遠鏡 電子防衛策 |
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一般的なパルスレーダーでは、パルス圧縮は、受信信号を既知の波形に相関させ、レンジ分解能と SNR を向上させます。この設計例では、重複および保存技術を使用したパルス圧縮を示します。 |
パルスレーダーのレンジ分解能の向上 検出 SNR の向上 FFT ベースの高速コンボルーション |
電子防衛策 レーダー |
ビデオアーカイブ
SpaceNet* セマンティック セグメンテーション
画像中の各画素が属する物体の種類を分類する衛星画像のセグメンテーション。この例では、インテル® FPGA に実装されたオーバーヘッド画像からの家屋を検出し、セグメンテーションするようすを示しています。
モデルベースのデザイン
DSP Builder for インテル® FPGA は、DSP 処理ブロックと IP を FPGA に合成するためのモデルベースのツールです。このビデオでは、一般的な DSP 設計フローと、フローに基づいた DSP Builder によって、どのようにシステム設計者が生産性を大幅に向上するのかを紹介します。
レーダー波形分類
防衛分野のアプリケーションで一般的なタスクは、パラメーターを抽出し、波形を分類することです。このビデオでは、マイクロドップラー信号のリターンを使用して、インテル® FPGA がレーダーでオブジェクト分類を実行するためにどのように用いられていたのかを説明します。