この例では、VHDL で読み込みアドレスと書き込みアドレスを分離したパラメーター化されたシングルクロック同期 16 ビット x8 ビットの RAM を説明しています。合成ツールは、HDL コードでシングルポート RAM デザインを検出し、ターゲット・デバイス・アーキテクチャーに合わせて、altsyncram メガファンクションまたは altdpram メガファンクションを推論しています。
図 1.シングルクロック同期 RAM トップレベル図