パーシャル・リコンフィグレーション

パーシャル・リコンフィグレーションでは、FPGA の一部を、残りの FPGA デザインを停止することなく引き続き機能させながら、動的に再コンフィグレーションすることができます。特定のリージョン向けに複数のペルソナを作成しても、そのリージョン以外での運用に影響を与えないようにデザインできます。この手法は、複数の機能が同じ FPGA リソースをタイムシェアするシステムで有効です。PR により、より複雑な FPGA システムの実装が可能になります。

詳しくはこちらの動画をご覧ください。

以下に、アプリケーション例を簡単な図で示します。図 A はアルゴリズム・アクセラレーション向けのアプリケーション、図 B は光ネットワーキングでのテレコム・アプリケーションです。どちらの場合も、FPGA を再構成して異なる機能を実装します。アルゴリズム・アクセラレーションの場合は異なるアルゴリズム、テレコム・アプリケーション (光ネットワーキング・マックスポンダー) の場合は異なるクライアント・プロトコルです。ここでの主な利点は、FPGA の残りの部分が引き続き機能することです。

Quartus prime パーシャル リコンフィグレーション ダイアグラム

主な機能

  • インテル® Stratix® 10 デバイスのパーシャル・リコンフィグレーション時間の短縮
  • プッシュボタン式 PR フローで市場投入までの時間を短縮
  • 既存のスクリプトベースのフローを補完
  • コンパイルと解析用のコマンドラインおよびグラフィカル・ユーザー・インターフェイス
  • 階層型パーシャル・リコンフィグレーションにより、デザイン内に子 PR パーティションを作成可能
  • パーシャル・リコンフィグレーションのシミュレーションにより、リコンフィグレーション・パーティション内の結果的な変化と中間エフェクトを観察可能
  • スタティック・リージョンとパーシャル・リコンフィギュレーション・リージョンの両方を同時に取得して、シグナルタップ・ロジック・アナライザーがデバッグを実行

アプリケーション・ノート