Verilog HDL: 加算器 / 減算器

この例では、Verilog HDL における 2 入力、8ビット加算器 / 減算器のデザインを説明しています。このデザインユニットは、add_sub 入力ポートを用いて、加算操作および減算操作を動的に切り換えます。

Addsub

図 1.加算器 / 減算器のトップレベル図。

この例で使用しているファイルをダウンロード:

表 1.加算器 / 減算器のポートリスト

ポート名 タイプ 詳細
data[7:0], datab[7:0] 入力 8ビットデータ入力
add_sub 入力 加算操作と減算操作の動的切り換えを可能にする入力ポート
clk 入力 クロック入力
result[8:0] 出力 8ビットデータ出力および桁上げ / 桁下げの最上位ビット (MSB)
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