Verilog HDL: 加算器 / 減算器

この例では、Verilog HDL における 2 入力、8ビット加算器 / 減算器のデザインを説明しています。このデザインユニットは、add_sub 入力ポートを用いて、加算操作および減算操作を動的に切り換えます。

Addsub

図 1.加算器 / 減算器のトップレベル図。

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