Synopsys* Design Constraint (SDC) コマンド create_generated_clock を使用して、任意の数と深さの派生クロックを作成できます。これは下記のシナリオで役立ちます。図 1 および 2 を参照してください。
図 1.レジスター div2reg の出力で派生クロックが必要な、シンプルな回路を示しています。
下記の SDC コマンドは、上記回路内のクロックを制約します。
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the divide by 2 register clock create_generated_clock -add -source clock \ -name div2clock \ -divide_by 2 \ -master_clock clock_name \ [get_pins div2reg|regout]
回路例 create_generated_clock_ex1.qar をダウンロード。
このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。
図 2.レジスター div2reg の出力で派生クロックが必要な、シンプルな回路を示しています。
下記の SDC コマンドは、上記回路内のクロックを制約します。
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the output clock clock create_generated_clock -add -source PLL_inst|inclk[0] \ -name PLL_inst|clk[1] \ -multiply_by 2 \ -master_clock clock_name \ [get_pins PLL_inst|clk[1]]
回路例 create_generated_clock_pll.qar のダウンロード。
このデザインの使用には、インテル® デザイン例ライセンス契約の条件が適用されます。