インテルのみ表示可能 — GUID: dpv1601451941326
Ixiasoft
1.1. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM: 4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v20.2.0
1.2. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM: 4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v20.1.0
1.3. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM: 4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v20.0.0
1.4. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM、4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v19.2.0
1.5. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM: 4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v19.1
1.6. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM: 4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v18.1
1.7. エンベデッド・メモリー (RAM: 1-PORT、RAM: 2-PORT、RAM: 4-PORT、ROM: 1-PORT、ROM: 2-PORT) Intel® FPGA IP v18.0
インテルのみ表示可能 — GUID: dpv1601451941326
Ixiasoft
1.1.1. RAM: 2-PORT Intel® FPGA IP v20.2.0
| インテル® Quartus® Primeのバージョン | 説明 | 影響 |
|---|---|---|
| 20.3 | バイト・イネーブルの機能を使用する際の、読み出しアドレスが登録されないMLAB RAMブロックタイプの未接続のbyteenaポートを修正しました。 | 変更はオプションです。このコンフィグレーションを使用している場合は、IPのアップグレードを実行し、byteenaポートが正しく接続されることを保証する必要があります。 |
| インテル® Quartus® Primeのバージョン | 説明 | 影響 |
|---|---|---|
| 20.3 | インテル® Stratix® 10および インテル® Agilex™ デバイスのUse Stratix M512 emulation logic cell style for the LCs memory block typeオプションのサポートを削除しました。 | デフォルトのロジックセルのスタイルに変更するか、LC以外のメモリー・ブロック・タイプに切り替える必要があります。 |
| インテル® Stratix® 10および インテル® Agilex™ デバイスのDo not analyze the timing between write and read operation. Metastability issues are prevented by never writing and reading at the same address at the same time.オプションを削除しました。 | オプションをfalseに設定している場合は (デフォルトはtrue)、IPのアップグレードを実行する必要があります。 | |
次のパラメーター設定タブ名を更新しました。
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