インテルのみ表示可能 — GUID: cxm1613955193896
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3.2.1. PMA/PCS
PMAおよびPCSブロックは、PHYパケットを処理します。 PMAは、シリアルレーンで高速シリアルデータを送受信します。PCSは、PMAとPCIeコントローラー間のインターフェイスとして機能し、データのエンコードとデコード、スクランブルとデスクランブル、ブロック同期などの機能を実行します。FタイルのPCIePCSは PCIe Express(PIPE)ベース仕様のPHYインターフェイス4.4.1の接続性です。
PMAは、最大4つのFGTクワッドでコンフィグレーションされます。各クワッドには4つのFGTSerDesレーンが含まれ、各FGTSerDesレーンには2つの送信PLLが含まれます。送信PLLは、Gen1/Gen2/Gen3/Gen4速度に必要な送信クロックを生成します。複数のクワッドにまたがるx16およびx8レーン幅を必要とするx16およびx8モードの場合、クワッドの1つがマスターPLLソースとして機能し、他のクワッドのレーンのクロック入力を駆動します。 x16、x8、およびx4モードのFGTSerDesレーン割り当てを次の表に示します。
PMAは、シリアル化/逆シリアル化、クロックデータリカバリなどの機能と、Continuous Time Linear Equalizer(CTLE)、Decision Feedback Equalizer(DFE)、送信イコライゼーションなどのアナログフロントエンド機能を実行します。FGT SerDesの詳細については、 FタイルアーキテクチャーとPMAおよびFECDirectPHYIPユーザーガイドを参照してください。
分岐モード | ポート0 (x16) | ポート1 (x8) | ポート2 (x4) | ポート3 (x4) |
---|---|---|---|---|
1 x16 | 0-15 | なし | N/A | N/A |
2 × 8 | 0-7 | 8-15 | N/A | N/A |
4 × 4 | 0-3 | 8-11 | 4-7 | 12-15 |