Intel® Stratix® 10のクロッキングおよびPLLユーザーガイド

ID 683195
日付 12/07/2017
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ドキュメント目次

A. インテル® Stratix 10® のクロッキングおよびPLLユーザーガイド改訂履歴

日付 バージョン 変更内容
2017年12月 2017.12.07
  • クロック・セクタ内の専用クロック・リソースの図を更新。
  • プログラマブル・クロック・ルーティングのセクションを更新。
  • インテル® Stratix 10® クロック入力ピンのリソース の表を更新。
    • インテル® Stratix 10® TXおよびMXデバイスのリソース.を追加。
    • 次のデバイスのリソースを更新。
      • GX 1650
      • GX 2100
      • SX 1650
      • SX 2100
      • GX 2500
      • GX 2800
      • SX 2500
      • SX 2800
  • インテル® Stratix 10® プログラマブル・クロックのルーティング・リソースの表でのコア信号を追加。
  • インテル® Stratix 10® クロック・ネットワークの図でのクロック・ゲーティングおよびクロック・ディバイダ―を更新。
  • ルート・クロック・ゲート のセクションにリンクと更新された説明を追加。
  • セクター・クロック・ゲート のセクションにリンクと更新された説明を追加。
  • クロック・ゲーティング・タイミングの図を更新。
  • 1–2ページの「ハードウェア」 の項を更新。
  • インテル® Stratix 10® デバイスでのPLL機能の表を更新。
    • I/O PLLのCカウンターの分周係数を更新。
    • ノートを位相シフト分解能に更新し、fPLLの位相シフト分解能を更新。
  • リセットのセクションを更新。
    • I/O PLLをリセットする条件についてのノートを更新。
    • fPLLリセット信号(pll_powerdown)の説明を削除。
  • 次のセクションの説明を更新。
    • クロック・フィードバック・モード
    • 直接補正モード
    • ソース同期補償モード
    • 通常の補償モード
  • PLLカス―ディングのセクションの説明を更新しました。を更新。
  • 自動クロック切り替えモードの要件を追加。
  • 手動クロック切り替えのセクションでの説明が更新されました。を更新。
  • ガイドライン:コンフィグレーションの制約のセクションで.mifストリーミングを使用してPLLリコンフィギュレーションに関するガイドラインを削除。
  • Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコア用のデザイン例を追加。
  • インテル® Quartus® Primeソフトウェアで Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの間の接続 のポート名を更新。
  • 次のセクションでreconfig_from_pll[9..0]reconfig_from_pll[10..0]に更新。
    • インテル® Quartus® Primeソフトウェアでの Intel® FPGA IOPLLおよび Intel® FPGA IOPLL Reconfig IPコアの接続性
  • Intel® FPGA IOPLL Reconfig IPコア・リコンフィグレーション・モードの表にノートを追加。
  • インテル® Stratix 10® デバイス用のStratix® 10 クロック制御 IP コア・パラメーターの表.を更新。
    • Ensure glitch free clock switchoverの説明を更新。
  • インテル® Stratix 10® デバイス用の Intel® FPGA IOPLLポート表でのextswitch説明を更新。
  • Intel® FPGA IOPLL IPコアでのダイナミック位相シフト表でのupdn説明を更新。
  • 次の用語を更新。
    • Logic LockをLogicLock Plusに変更
    • TimeQuest Timing Analyzer をタイミング解析 に変更
  • 次のIP名を更新。
    • Altera IOPLLを Intel® FPGA IOPLL に変更
    • Altera IOPLL Reconfigを Intel® FPGA IOPLL Reconfig に変更
    • Altera In-System Sources & ProbeをIn-System Sources and Probes に変更
2017年5月 2017.05.26
  • 次のセクションを更新。
    • Clock Sector
    • Programmable Clock Routing
    • Internal Logic
    • Zero-Delay Buffer Mode
    • External Feedback Mode
    • User Calibration
  • ノーマルおよびソース同期補正モードのデフォルト・フィードバック・モードを更新。
  • クロック乗算および除算セクションのポスト・スケール・カウンターのLのスケール係数を更新。
  • 次のセクションで、fPLLの最小位相シフト・インクリメントを更新。
    • Programmable Phase Shift
    • PLL Reconfiguration and Dynamic Phase Shift
  • CLKUSR.をOSC_CLK_1に 削除
  • Intel® FPGA IOPLL IPコアを更新。
  • インテル® Stratix 10® クロッキングとPLLデザインの考慮事項の章を追加。
  • Intel® FPGA IOPLL Reconfig IP コアを追加
2016年10月 2016.10.31 初版。