インテルのみ表示可能 — GUID: ykc1571924933844
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6.5.4. リファレンス・スタックアップ
幅、厚さ、エッジからエッジの間隔などのトレースのジオメトリー、および基準面までの距離はすべて、トレース・インピーダンスとクロストークのレベルに影響を与えることを理解することが重要です。
層 | タイプ | 厚さ |
---|---|---|
SM TOP | 0.5 | |
L1 | 信号 | 1.8 |
D1 | プリプレグ | 2.7 |
L2 | gnd/電源 | 1.2 |
D2 | コア | 4.0 |
L3 | 信号 | 1.2 |
D3 | プリプレグ | 6.3 |
L4 | gnd/電源 | 1.2 |
D4 | コア | 4.0 |
L5 | 信号 | 1.2 |
D5 | プリプレグ | 6.3 |
L6 | gnd/電源 | 1.2 |
D6 | コア | 4.0 |
L7 | 信号 | 1.2 |
D7 | プリプレグ | 6.3 |
L8 | gnd | 1.2 |
D8 | コア | 4 |
電源 | 1.2 | |
プリプレグ | 6.3 | |
電源 | 1.2 | |
コア | 4 | |
gnd | 1.2 | |
プリプレグ | 6.3 | |
電源 | 1.2 | |
コア | 4 | |
L9 | gnd | 1.2 |
D9 | プリプレグ | 6.3 |
L10 | 信号 | 1.2 |
D10 | コア | 4.0 |
L11 | gnd/電源 | 1.2 |
D11 | プリプレグ | 6.3 |
L12 | 信号 | 1.2 |
D12 | コア | 4.0 |
L13 | gnd/電源 | 1.2 |
D13 | プリプレグ | 6.3 |
L14 | 信号 | 1.2 |
D14 | コア | 4.0 |
L15 | gnd/電源 | 1.2 |
D15 | プリプレグ | 2.7 |
L16 | 信号 | 1.8 |
SM BOT | 0.5 | |
合計 | 120.1 |
シミュレーションでは、リファレンス・スタックアップの高さは120ミルになるように選択され、最大の信号ビアのカップリング (110ミル) に対応します。同時に、EMIFのデザイン・ガイドラインが引用されます。 インテル® では、ボード設計者に対して、DDR4インターフェイスのEMIFレイアウトのPCBデザインで、110ミルの信号ビアのカップリングを超えないようにすること (内層でのストリップライン配線) を推奨しています。
PCBのスタックアップの高さが120ミルを超える場合、 インテル® では、EMIF信号を上層に配線し、信号ビアのカップリングが110ミルを超えないようにすることを推奨しています。
上の図では、リファレンス・スタックアップの材料はFR4として選択されています。これは、設計段階のシミュレーションでワーストケースの信号損失を表すものです。損失が少ない材料の場合、エンドツーエンドの最大配線長は、デザイン・ガイドラインで推奨されているエンドツーエンドの配線長よりも長くなります。ただし、時間領域のチャネル・シミュレーションを実行し、タイミング要件が満たされていることを確認する必要があります。