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2.1. インテルAgilexエンベデッド・メモリー・ブロックにおけるバイト・イネーブル
2.2. アドレス・クロック・イネーブルのサポート
2.3. 非同期クリアと同期クリア
2.4. メモリーブロックの誤り訂正コード (ECC) のサポート
2.5. インテルAgilexエンベデッド・メモリーのクロックモード
2.6. インテルAgilexエンベデッド・メモリーのコンフィグレーション
2.7. Force-to-Zero
2.8. コヒーレント読み出しメモリー
2.9. フリーズロジック
2.10. 真のデュアルポートのデュアルクロック・エミュレーター
2.11. 読み出しアドレスレジスターと書き込みアドレスレジスターの初期値
2.12. M20Kブロックのタイミングまたは消費電力最適化の機能
2.13. インテルAgilexでサポートされるエンベデッド・メモリーIP
4.3.1. FIFO Intel FPGA IPのリリース情報
4.3.2. コンフィグレーション方法
4.3.3. 仕様
4.3.4. FIFOの機能におけるタイミング要件
4.3.5. SCFIFOのALMOST_EMPTY機能のタイミング
4.3.6. FIFOの出力ステータスフラグとレイテンシー
4.3.7. FIFOの準安定状態の保護および関連オプション
4.3.8. FIFOの同期クリアと非同期クリアの影響
4.3.9. SCFIFOおよびDCFIFOの先行表示モード
4.3.10. 異なる入力幅と出力幅
4.3.11. DCFIFOのタイミング制約の設定
4.3.12. 手動インスタンス化のコーディング例
4.3.13. デザイン例
4.3.14. クロック・ドメイン・クロッシングでのグレイコード・カウンター転送
4.3.15. エンベデッド・メモリーECC機能向けガイドライン
4.3.16. FIFO Intel FPGA IPのパラメーター
4.3.17. リセットスキーム
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4.3.8. FIFOの同期クリアと非同期クリアの影響
FIFO Intel FPGA IPコアは、FIFOのモードに応じて、同期クリア (sclr) 信号と非同期クリア (aclr) 信号をサポートします。
これらの信号の影響は、さまざまなFIFOのコンフィグレーションに応じて異なります。SCFIFOは、同期クリア信号と非同期クリア信号の両方をサポートします。DCFIFOは、非同期クリア信号と、書き込みおよび読み出しクロックに同期している非同期クリア信号をサポートします。
注: インテル® Agilex™ デバイスの場合は、電源投入時にaclrまたはsclrをアサートし、正しい機能を保証する必要があります。
モード | 同期クリア (sclr) 26 | 非同期クリア (aclr) |
---|---|---|
ステータスポートへの影響 | full信号とalmost_full信号をデアサートします。 | |
empty信号とalmost_empty信号をアサートします。 | ||
usedwフラグをリセットします。 | ||
アサートによる影響の開始 | クロックの立ち上がりエッジ | 即時 (q出力を除く) |
通常の出力モードでのq出力への影響 | 読み出しポインターがリセットされ、最初のデータ位置を指します。q出力がレジスターされない場合、出力にはSCFIFOの最初のデータワードが表示されます。それ以外の場合は、qの出力は以前の値で維持されます。 | qの出力は以前の値で維持されます。 |
先行表示出力モードでのq出力への影響 | 読み出しポインターがリセットされ、最初のデータ位置を指します。q出力がレジスターされない場合、出力では、以前の値が1クロックサイクルの間のみ保持され、クロックの次の立ち上がりエッジでSCFIFOの最初のデータワードが表示されます。27 それ以外の場合は、qの出力は以前の値で維持されます。 |
qの出力がレジスターされない場合、出力では、クロックの最初の立ち上がりエッジから、SCFIFOの最初のデータワードが表示されます。 それ以外の場合は、qの出力は以前の値で維持されます。 |
モード | 非同期クリア (aclr) | aclr (書き込みクロックと同期) 28 29 | aclr (読み出しクロックと同期) 30 31 |
---|---|---|---|
ステータスポートへの影響 | wrfull信号をデアサートします。 | 書き込みドメインがクリアされている間、wrfull信号がアサートされます。これには、aclr入力の非同期リリース後に、公称で書き込みクロックの3サイクルを必要とします。 | 読み出しドメインがクリアされている間、rdempty信号がアサートされます。これには、aclr入力の非同期リリース後に、公称で読み出しクロックの3サイクルを必要とします。 |
rdfull信号をデアサートします。 | |||
wrempty信号とrdempty信号をアサートします。 | |||
wrusedwフラグとrdusedwフラグをリセットします。 | |||
アサートによる影響の開始 | 即時 | ||
通常の出力モードでのq出力への影響 32 | レジスターされていない場合、出力は変化しません。ポートがレジスターされている場合はクリアされます。 | ||
先行表示出力モードでのq出力への影響 | レジスターされていない場合、出力には「X」が表示されます。ポートがレジスターされている場合はクリアされます。 |
26 読み出しポインターと書き込みポインターは、sclrまたはaclr信号のいずれかがアサートされると0にリセットされます。
27 リセット後に表示される最初のデータワードは、有効な先行表示データではありません。q出力がレジスターされないため、このデータワードは読み出しポインターが指しているデータを反映しています。有効な先行表示データを取得するには、リセット後に有効な書き込みを実行します。
28 DCFIFOがリセットを脱する (aclr信号がデアサートされる) 際に書き込みクロックの立ち上がりエッジでwrreq信号をLowにすることで、書き込みとリセット間の競合状態を回避する必要があります。この条件がデザインで保証できない場合は、aclr信号を書き込みクロックと同期させる必要があります。これは、FIFOのパラメーター・エディターからAdd circuit to synchronize 'aclr' input with 'wrclk'のオプションを設定する、もしくはWRITE_ACLR_SYNCHパラメーターをONに設定することで行うことができます。
29 aclr信号が書き込みクロックと同期している場合でも、aclr信号はすべてのステータスフラグに非同期的に影響します。
30 DCFIFOがリセットを脱する (aclr信号がデアサートされる) 際に読み出しクロックの立ち上がりエッジでrdreq信号をLowにすることで、読み出しとリセット間の競合状態を回避する必要があります。この条件がデザインで保証できない場合は、aclr信号を読み出しクロックと同期させる必要があります。これは、FIFOのパラメーター・エディターからAdd circuit to synchronize 'aclr' input with 'rdclk’のオプションを設定する、もしくはREAD_ACLR_SYNCHパラメーターをONに設定することで行うことができます。
31 aclr信号が読み出しクロックと同期している場合でも、aclr信号のアサートはすべてのステータスフラグに非同期的に影響します。
32 インテル® Agilex™ シリーズの場合、DCFIFOは、レジスターされるq出力のみを通常モードでサポートし、レジスターされないq出力を先行表示モードでサポートします。