Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイド

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ID 683290
日付 4/19/2019
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ドキュメント目次
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1. Mailbox Client インテル® Stratix® 10 FPGA IPコア・ユーザーガイド
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1.1. 機能の説明 1.2. コマンドおよび応答 1.3. Mailbox Client インテル® Stratix® 10 FPGA IP コアの信号 1.4. Mailbox Client インテル® Stratix® 10 FPGA IP コア Avalon® メモリーマップ 1.5. Mailbox Client インテル® Stratix® 10 FPGA IP コアの使用 1.6. Mailbox Client インテル® Stratix® 10 FPGA IP コアの使用例 1.7. Mailbox Client インテル® Stratix® 10 FPGA IP コア・ユーザーガイドの改訂履歴
1.2. コマンドおよび応答 x
1.2.1. 操作コマンド 1.2.2. エラーコードの応答
1.4. Mailbox Client インテル® Stratix® 10 FPGA IP コア Avalon® メモリーマップ x
1.4.1. 割り込みイネーブルレジスター (IER) 1.4.2. 割り込みステータスレジスター
1. Mailbox Client インテル® Stratix® 10 FPGA IPコア・ユーザーガイド

1.1. 機能の説明

Mailbox Client インテル® Stratix® 10 FPGA IP コアの特徴は、SDMと通信するためのコマンドおよび応答です。

Mailbox Client インテル® Stratix® 10 FPGA IP コアは、以下をサポートしています。

  • コマンドおよび応答のアクセス
  • コマンドおよび応答パケットをバッファーするための深度調整可能なFIFO
    注: IPにおいてコマンドおよび応答FIFOに設定できる最大FIFO深度は1024です。
  • 以下のコンフィグレーション可能な割り込みソース
    • コマンドFIFOがフルの状態ではなく、クライアントがさらにコマンドを送信できることの通知
    • FIFOに有効な応答があり、クライアントが応答の読み出しを開始できることの通知
図 1.  Mailbox Client インテル® Stratix® 10 FPGA IP コアおよびシステムブロックの図
注: インテル® Stratix® 10コンフィグレーション・ユーザーガイドの項目、Secure Device Manager内のブロック図を参照ください。その図には、Mailbox Client インテル® Stratix® 10 FPGA IP コアとSDMのメールボックス・ブロックの接続が表されています。
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