AN 881: DDR4 SDRAMおよびHBM2メモリーを備えた PCI Express* Gen3x16 Avalon® Memory Mapped (Avalon-MM) のリファレンス・デザイン

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ID 683291
日付 4/19/2021
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. リファレンス・デザインの説明 3. PCI Express* スループットの理解 4. AN 881: 外部およびHBM2メモリーを備えた PCI Express* Gen3 x16 Avalon® Memory Mapped (Avalon-MM) DMAのリファレンス・デザインの文書改訂履歴
1. 概要 x
1.1. 外部およびHBM2メモリーを備えたPCI Express Gen3 x16 Avalon-MM DMAのハードウェア並びにソフトウェアの要件 1.2. DMAモジュールを備えたAvalon-MMブリッジの説明 1.3. DMA手順のステップ 1.4. ハードウェアのセットアップ 1.5. DMAテストドライバーのインストールおよびLinux DMAソフトウェアの実行
2. リファレンス・デザインの説明 x
2.1. プロジェクト階層 2.2. PCI Express* Hard IPバリエーション用のパラメーター設定 2.3. 外部およびHBM2メモリーを備えたPCIe Avalon-MM DMAリファレンス・デザインのPlatform Designerシステム 2.4. インテルStratix 10 MX DMAメモリーのスループット
3. PCI Express* スループットの理解 x
3.1. ポステッド書き込みスループット 3.2. 読み出しスループット
3.1. ポステッド書き込みスループット x
3.1.1. 最大ペイロードサイズの指定
3.2. 読み出しスループット x
3.2.1. スループット測定の理解
1. 概要
2. リファレンス・デザインの説明
3. PCI Express* スループットの理解
4. AN 881: 外部およびHBM2メモリーを備えた PCI Express* Gen3 x16 Avalon® Memory Mapped (Avalon-MM) DMAのリファレンス・デザインの文書改訂履歴

2.3. 外部およびHBM2メモリーを備えたPCIe Avalon-MM DMAリファレンス・デザインのPlatform Designerシステム

次の画像は、このリファレンス・デザイン用のPlatform Designerシステム内のモジュールを示しています。

図 7. 外部およびHBM2メモリーを備えた Avalon® -MM Intel Stratix 10 Hard IP+ for PCI Express* のPlatform Designerシステム
表 12.  アドレスマッピング
インターフェイス ベースアドレスとエンドアドレス バーストAvalon Master (BAM) BAR
インテルDMAコントローラー 0x0000_0000 - 0x0000_0fff BAR0
HBM2メモリー・コントローラー 0x8000_0000 - 0x8fff_ffff BAR2
インテルDDR4コントローラー 0x1_0000_0000 - 0x1_3fff_ffff BAR4
表 13.  Platform Designerポートの説明
ポート 機能 説明
RDDM 読み出しデータムーバー このインターフェイスは、DMAデータを PCIe* システムメモリーから Avalon® -MMアドレス空間内のメモリーに転送します。
WRDM 書き込みデータムーバー

このインターフェイスは、DMAデータを Avalon® -MMアドレス空間内のメモリーから PCIe* システムメモリーに転送します。

BAM バースト Avalon® -MM Master このインターフェイスでは、 Avalon® -MMアドレス空間内のレジスターおよびメモリーに対するホストアクセスが提供されます。バースト Avalon® -MM Masterモジュールによって、 PCIe* メモリー読み出しおよび書き込みが変換され、 Avalon® -MM読み出しおよび書き込みになります。
インテルDDR4コントローラー DDR4コントローラー これは、DQSグループごとに64 DQ幅および8 DQが備わったシングルポートDDR4コントローラーです。
HBM2メモリー・コントローラー HBMコントローラー これは、2つの疑似チャネルHBMコントローラーを備えた単一チャネルです。HBM2コントローラーへのユーザー・インターフェイスには、AXI4プロトコルを使用します。各コントローラーには、擬似チャネルごとに1つのAXI4インターフェイス、またはチャネルごとに2つのAXI4インターフェイスがあります。
レベル 2 の表題