インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドライン

定義 SSNの理解 ガイドライン: クロックと非同期制御入力信号 ガイドライン: データ入力ピン ガイドライン: インテル® MAX® 10 E144パッケージのクロックおよびデータ入力信号 ガイドライン: I/Oの制約規則 ガイドライン: 1.0VのI/Oピンの配置制約 ガイドライン: アナログ/デジタル・コンバーターのI/O制約 ガイドライン: 電圧リファレンスのI/O規格に関する制約 ガイドライン: LVDSのI/O制約規則に対する準拠 ガイドライン: LVTTL/LVCMOS入力バッファーに対するクランプダイオードの有効化 ガイドライン: 外部メモリー・インターフェイスのI/Oに関する制約 ガイドライン: ADCグランドプレーンの接続 ガイドライン: ADCリファレンス電圧ピンに関するボードデザイン ガイドライン: アナログ入力に関するボードデザイン ガイドライン: 電源ピンとADCグランド (REFGND) に関するボードデザイン ガイドライン: DDR2、DDR3、およびLPDDR2に対する インテル® MAX® 10のボードデザイン要件 インテル® MAX® 10 FPGAシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴

シュミットトリガー入力バッファー

1.0Vピンの配置における合計インダクタンスの計算