Intel Agilex® 7コンフィグレーションのユーザーガイド

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ID 683673
日付 4/28/2023
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ドキュメント目次
ドキュメント目次 x
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド 2. Intel Agilex® 7コンフィグレーションの詳細 3. Intel Agilex® 7コンフィグレーション手法 4. デザインにリセットリリース インテル® FPGA IPを含める 5. Remote System Update (RSU) 6. Intel Agilex® 7コンフィグレーション機能 7. Intel Agilex® 7 デバッグガイド 8. Intel Agilex® 7 IPユーザーガイド・アーカイブ 9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド x
1.1. Intel Agilex® 7コンフィグレーションの概要 1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー
1.1. Intel Agilex® 7コンフィグレーションの概要 x
1.1.1. 設定と関連信号 1.1.2. Intel Agilex® 7 デバイスでのコンフィグレーションをサポートするインテルのダウンロード・ケーブル
1.2. Intel Agilex® 7のコンフィグレーション・アーキテクチャー x
1.2.1. セキュア・デバイス・マネージャ
1.2.1. セキュア・デバイス・マネージャ x
1.2.1.1. SDM ファームウェアの更新 1.2.1.2. Intel Agilex® 7 SoC デバイスの起動順序の指定
2. Intel Agilex® 7コンフィグレーションの詳細 x
2.1. Intel Agilex® 7コンフィグレーションのタイミング図 2.2. コンフィグレーション・フロー図 2.3. コンフィグレーションおよびリセット イベントに対するデバイスの応答 2.4. HPS、トランシーバーの追加クロック要件 2.5. Intel Agilex® 7 のコンフィグレーション・ピン 2.6. コンフィグレーション・クロック 2.7. Intel Agilex® 7 コンフィグレーション時間の見積もり (FM) 2.8. 圧縮された.sofファイルの生成
2.5. Intel Agilex® 7 のコンフィグレーション・ピン x
2.5.1. SDMピンのマッピング 2.5.2. MSEL設定 2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン
2.5.3. オプションのコンフィグレーション信号用のデバイス・コンフィグレーション・ピン x
2.5.3.1. オプションのコンフィグレーション・ピンの指定 2.5.3.2. 兼用ピンの有効化 2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 2.5.3.4. 電源管理およびSmartVID用のSDM I/Oピン 2.5.3.5. パーシャル・リコンフィギュレーション (PR) 用のピンの指定
2.5.3.1. オプションのコンフィグレーション・ピンの指定 x
2.5.3.1.1. nCONFIG 2.5.3.1.2. nSTATUS 2.5.3.1.3. CONF_DONE および INIT_DONE 2.5.3.1.4. SDM_IO ピン
2.5.3.3. コンフィグレーション・ピンの I/O 規格と機能 x
2.5.3.3.1. IBISモデル
2.6. コンフィグレーション・クロック x
2.6.1. コンフィグレーション・クロック・ソースの設定 2.6.2. OSC_CLK_1クロック入力
3. Intel Agilex® 7コンフィグレーション手法 x
3.1. Avalon-STスレーブ設定 3.2. ASンフィグレーション 3.3. JTAG コンフィギュレーション
3.1. Avalon-STスレーブ設定 x
3.1.1. Avalon® -ST コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイル タイプ 3.1.2. Avalon-ST デバイス・コンフィグレーションの有効化 3.1.3. AVST_READY信号 3.1.4. RBFコンフィグレーション・ファイル・フォーマット 3.1.5. Avalon-STシングル・デバイス・コンフィグレーション 3.1.6. Avalon® -ST コンフィグレーション・スキームのデバッグ・ガイドライン 3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア
3.1.7. Avalon® -ST コンフィグレーション・スキームで使用する IP : Intel FPGA パラレル・フラッシュ・ローダ II IP コア x
3.1.7.1. 機能の説明 3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン 3.1.7.3. PFL II IP コアの生成 3.1.7.4. PFL II IPコア 3.1.7.5. PFL IPコアの使用 3.1.7.6. サポートされるフラッシュメモリー・デバイス
3.1.7.1. 機能の説明 x
3.1.7.1.1. .pofの生成とCFIフラッシュへのプログラミング 3.1.7.1.2. フラッシュ.pof内へのページ実装 3.1.7.1.3. オプションビットの格納 3.1.7.1.4. オプションビットの開始アドレスと終了アドレスの確認 3.1.7.1.5. CFI フラッシュ・メモリー・デバイスへの、ページモードとオプション・ビットの実装
3.1.7.2. Avalon-ST シングル デバイス・コンフィギュレーション用のPFL II IPコアを使用したデザイン x
3.1.7.2.1. PFL IIパラメーター 3.1.7.2.2. PFL II 信号
3.1.7.3. PFL II IP コアの生成 x
3.1.7.3.1. PFL II IP コアを使用した Avalon-ST コンフィグレーションの制御 3.1.7.3.2. PFL II IPコアとフラッシュアドレスのマッピング 3.1.7.3.3. プログラミングおよびコンフィギュレーション用の単一の PFL II IP の作成 3.1.7.3.4. 個別のPFL関数の作成
3.1.7.4. PFL II IPコア x
3.1.7.4.1. FPGA Avalon-ST ピンに対する PFL II IP 推奨デザイン制約 3.1.7.4.2. QSPI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.3. CFI フラッシュを使用するための PFL II IP 推奨デザイン制約 3.1.7.4.4. PFL II IP が他の入力ピンに推奨する制約 3.1.7.4.5. PFL II IP が他の出力ピンに推奨する制約
3.1.7.5. PFL IPコアの使用 x
3.1.7.5.1. .sofから.pofへの変換 3.1.7.5.2. CPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.3. インテルCPLDとフラッシュ・メモリー・デバイスの別々でのプログラミング 3.1.7.5.4. 新しいCFIフラッシュメモリーの定義
3.2. ASンフィグレーション x
3.2.1. AS コンフィグレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.2.2. ASシングル・デバイス・コンフィグレーション 3.2.3. 複数のシリアル・フラッシュ・デバイスを使用する AS 3.2.4. ASコンフィグレーション・タイミング・パラメーター 3.2.5. スキュー許容ガイドライン 3.2.6. シリアル・フラッシュ・デバイスのプログラミング 3.2.7. シリアル・フラッシュ・メモリーのレイアウト 3.2.8. AS_CLK 3.2.9. アクティブなシリアル・コンフィグレーション・ソフトウェアの設定 3.2.10. インテル® Quartus® Prime プログラミング手順 3.2.11. AS コンフィグレーション・スキームのデバッグ・ガイドライン
3.2.5. スキュー許容ガイドライン x
3.2.5.1. 外部 AS_DATA ピンの最大許容スキュー遅延ガイドライン 3.2.5.2. 最大許容外部 nCSO ピン スキュー遅延のガイドライン
3.2.6. シリアル・フラッシュ・デバイスのプログラミング x
3.2.6.1. AS インターフェイスによるシリアル・フラッシュ・デバイスのプログラミング 3.2.6.2. JTAG インターフェイスによるシリアル・コンフィグレーション・デバイスのインシステム・プログラミング
3.2.7. シリアル・フラッシュ・メモリーのレイアウト x
3.2.7.1. クワッド SPI フラッシュのバイトアドレス指定について
3.2.10. インテル® Quartus® Prime プログラミング手順 x
3.2.10.1. Programming File Generatorを使用してプログラミング・ファイルを生成する 3.2.10.2. シリアル・フラッシュ・デバイスへの .pof ファイルのプログラミング 3.2.10.3. シリアル・フラッシュ・デバイスへの .jic ファイルのプログラミング
3.3. JTAG コンフィギュレーション x
3.3.1. JTAG コンフィギュレーション・スキーム・ハードウェア・コンポーネントとファイルタイプ 3.3.2. JTAGベースのコンフィグレーション 3.3.3. JTAGマルチ・デバイス・コンフィグレーション 3.3.4. JTAG コンフィギュレーション・スキームのデバッグ・ガイドライン
3.3.2. JTAGベースのコンフィグレーション x
3.3.2.1. ダウンロード・ケーブルを使用したJTAG シングル・デバイス・コンフィグレーションの接続セットアップ 3.3.2.2. マイクロプロセッサを使用した JTAG シングル デバイス・コンフィギュレーション　　
3.3.3. JTAGマルチ・デバイス・コンフィグレーション x
3.3.3.1. ダウンロード・ケーブルを使用したマルチ・デバイスPSコンフィグレーション
4. デザインにリセットリリース インテル® FPGA IPを含める x
4.1. リセットリリース IP 要件について 4.2. デザインでのIPのインスタンス化 4.3. PLL リセット信号のゲーティング 4.4. パーシャル・リコンフィギュレーション (PR) を使用する場合のガイダンス 4.5. デバイス・コンフィグレーションの詳細な説明
4.5. デバイス・コンフィグレーションの詳細な説明 x
4.5.1. デバイスの初期化 4.5.2. デバイスのエンベデッド・メモリー・ブロック 4.5.3. ステートマシン ロジックの保護
5. Remote System Update (RSU) x
5.1. リモート・システム・アップグレード・ピンの説明 5.2. 非 HPS のリモート システム更新機能を実行するためのガイドライン 5.3. コマンドおよび応答 5.4. クワッドSPIフラッシュレイアウト 5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 5.6. FPGAコアの例からのリモート・システム・アップデート 5.7. RSU 設定のデバッグ・ガイドライン
5.1. リモート・システム・アップグレード・ピンの説明 x
5.1.1. RSU用語集 5.1.2. ASコンフィグレーションを使用したリモート・システム・アップデート 5.1.3. リモート・システム・アップデートのコンフィギュレーション手順 5.1.4. リモート・システム・アップデートのコンフィギュレーション手順 5.1.5. 破損したイメージからの RSU の回復 5.1.6. ファクトリー・アップデート・イメージによる更新
5.3. コマンドおよび応答 x
5.3.1. 操作コマンド 5.3.2. エラーコードの応答 5.3.3. エラーコードの回復
5.4. クワッドSPIフラッシュレイアウト x
5.4.1. 高レベルのフラッシュレイアウト 5.4.2. 詳細なクワッド SPI フラッシュレイアウト
5.4.1. 高レベルのフラッシュレイアウト x
5.4.1.1. フラッシュの標準 (非 RSU)イメージレイアウト 5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 5.4.1.3. RSUイメージレイアウト –視点
5.4.1.2. フラッシュ内の RSU イメージレイアウト – SDM の観点 x
5.4.1.2.1. ファームウェアのバージョン情報
5.4.2. 詳細なクワッド SPI フラッシュレイアウト x
5.4.2.1. RSU イメージのサブパーティションのレイアウト 5.4.2.2. サブパーティション・テーブルのレイアウト 5.4.2.3. コンフィギュレーション・ポインター・ブロックのレイアウト 5.4.2.4. アプリケーション・イメージのリストの変更
5.5. Programming File Generatorを使用したリモート・システム・アップデート・イメージ・ファイルの生成 x
5.5.1. Platform Designerでの初期RSUの生成 5.5.2. アプリケーション・イメージの生成 5.5.3. ファクトリー・アップデート・イメージを生成する: コマンドの変更 5.5.4. Quad SPI 操作を実行するコマンドシーケンス
5.5.1. Platform Designerでの初期RSUの生成 x
5.5.1.1. SOFファイルを使用して初期RSUイメージを生成する: コマンドの変更 5.5.1.2. RBFファイルを使用して初期RSUイメージを生成する: コマンドの変更
5.6. FPGAコアの例からのリモート・システム・アップデート x
5.6.1. 前提条件 5.6.2. ファクトリー・イメージと 1 つのアプリケーション・イメージのビットストリームを含む初期フラッシュイメージの作成 5.6.3. 初期リモート・システム・アップデート・イメージを使用したフラッシュメモリーのプログラミング 5.6.4. アプリケーションまたはファクトリー・イメージを使用したデバイスのリコンフィグレーション 5.6.5. アプリケーション・イメージの追加 5.6.6. アプリケーション・イメージの削除
6. Intel Agilex® 7コンフィグレーション機能 x
6.1. デバイスのセキュリティー 6.2. Configuration via Protocol (CvP) 6.3. パーシャル・リコンフィグレーション
7. Intel Agilex® 7 デバッグガイド x
7.1. コンフィグレーション機能のチェックリスト 7.2. コンフィグレーション手法の概要 7.3. quartus_pgmコマンドを使用したコンフィグレーション・ステータスの理解 7.4. コンフィグレーション・ファイル・フォーマットの違い 7.5. SEU について 7.6. 固有の 64 ビット CHIP ID の読み取り 7.7. E タイル トランシーバーがコンフィグレーションに失敗することがある 7.8. コンフィグレーション・ピンの動作の理解とトラブルシューティング
1. Intel Agilex® 7コンフィグレーション・ユーザーガイド
2. Intel Agilex® 7コンフィグレーションの詳細
3. Intel Agilex® 7コンフィグレーション手法
4. デザインにリセットリリース インテル® FPGA IPを含める
5. Remote System Update (RSU)
6. Intel Agilex® 7コンフィグレーション機能
7. Intel Agilex® 7 デバッグガイド
8. Intel Agilex® 7 IPユーザーガイド・アーカイブ
9. Intel Agilex® 7のコンフィグレーション・ユーザーガイドの文書改訂履歴

3.1.7.1.3. オプションビットの格納

デザインデータに加えて、フラッシュメモリーにはオプションビットが格納されます。オプション・ビット・アドレスは、PFL II IP とフラッシュ・メモリー・デバイスのオプション・ビット・アドレスの 2 つの場所で指定する必要があります。

これらのディスクリプター・テーブルには次の情報が含まれます。

  • 各ページの開始アドレス。
  • フラッシュ・プログラミング用の.pofバージョン。この値は、すべてのページで同じです。
  • 各ページのPage-Validビット。 Page-Valid bit は開始アドレスのビット 0 です。 PLF II IP コアは、ページのプログラミングに成功した後、このビットを書き込みます。

Programming File Generator ダイアログ・ボックスを使用して、オプションビットの開始アドレスを指定します。 Programming File GeneratorダイアログボックスのConfigurationタブにAdd Deviceを使用してフラッシュデバイスを指定します。 次に、OPTIONSおよびEDITをクリックして、オプションビットのStart addressを指定します。Start addressは、PFL II IP パラメーターを指定するときにWhat is the byte address of the option bits, in hex?に指定するアドレスと一致する必要があります。

パラメーター・エディターを使用して、PFL II IP Intel FPGA IP のオプション ビットを設定します。 デフォルトでは、PFL II IP にはWhat operating mode will be used? パラメーターのFlash Programmingが表示されます。 このデフォルト状態では、FPGA Configurationタブは表示されません。GeneralタブのWhat operating mode will be used パラメーターで FPGA Configuration またはFlash Programming and FPGA Configuration を選択します。次の図は、FPGA コンフィギュレーション オプションを示しています。

図 23. PFL II IP の [General] タブ

FPGA Configuration タブで、What is the base address of the option bits, in hex?パラメーターのオプションビット16進アドレスを指定します。

図 24. PFL II IP のFPGA Configurationタブ

Programming File Generatorダイアログボックスを使用して、オプションビットのStart addressを指定します。 Programming File GeneratorダイアログボックスのConfigurationタブにあるAdd Deviceを使用してフラッシュデバイスを指定します。 次に、OPTIONSおよびEDITをクリックして、オプションビットのStart addressを指定します。 このStart addressは、PFL II IP パラメーターを指定するときにWhat is the byte address of the option bits, in hex?に指定るアドレスと一致する必要があります。

インテル® Quartus® Prime Programming File Generatorは、.sofsを.pofsに変換するときに、.pofバージョンの情報を生成します。 Intel Agilex® 7の.pofバージョンの値は 0x05 です。 次の表は、8 ページすべてを使用した.pofのページレイアウトの例を示しています。 この例では、.pofバージョンを 0x80 に保存します。

表 21.  オプション・ビットのセクター・フォーマット
セクター・オフセット 値
0x00–0x03 ページ0開始アドレス
0x04–0x07 ページ0開始アドレス
0x08–0x0B ページ1開始アドレス
0x0C–0x0F ページ1開始アドレス
0x10–0x13 ページ2開始アドレス
0x14–0x17 ページ2開始アドレス
0x18–0x1B ページ3開始アドレス
0x1C–0x1F ページ3開始アドレス
0x20–0x23 ページ4開始アドレス
0x24–0x27 ページ4開始アドレス
0x28–0x2B ページ5開始アドレス
0x2C–0x2F ページ5開始アドレス
0x30–0x33 ページ6開始アドレス
0x34–0x37 ページ6開始アドレス
0x38–0x3B ページ7開始アドレス
0x3C–0x3F ページ7開始アドレス
0x40–0x7F Reserved
0x80 9 .pofバージョン
0x81–0xFF 予約済み
注意:
PFL II IP コアの誤動作を防ぐため、オプションビット セクタの情報を上書きしないでください。オプションビットは、常にフラッシュ・メモリー・デバイスの未使用アドレスに格納してください。
関連情報
9 .pof バージョンは、オプション・ビット・セクターの1バイトのみ占有します。
レベル 2 の表題