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1.4.3.3. FPGAコンフィグレーション用のPFLシミュレーションの実行
FPGAコンフィグレーションを開始する前に、PFL Ipコアはオプション・ビット・セクターに格納されているオプションビットを読み出し、フラッシュ・プログラミングに使用される .pof バージョン、フラッシュに格納されているコンフィグレーション・イメージの各ページの開始アドレスと終了アドレス、およびPage-Validビットに関する情報を取得します。
このシミュレーション例におけるオプション・ビット・セクターの開始アドレスと終了アドレスはそれぞれ、0×800000 と 0×800080 です。PFL IPコアでは最初に、最終アドレスである 0×800080 から読み出し、.pof バージョン情報を取得します。fpga_pgm[2..0] が000に設定されている場合、PFL IPコアはアドレス 0×800000 からアドレス 0×800003 を読み出し、ページ0の開始アドレスと終了アドレスおよびPage-Validビットを取得します。アドレス 0×800000 のLSBはPage-Validビットです。
PFL IPコアがFPGAコンフィグレーションを続行するには、Page-Validビットが0である必要があります。PFL IPコアがフラッシュから読み出す間、アクティブLowの flash_nce 信号と flash_noe 信号をアサートし、アクティブHighの pfl_flash_access_request 信号をアサートします。
注: デバイス・コンフィグレーション・シミュレーションを実行する前に、PFL IPコアが正しいオプション・ビット・アドレスと関連する値を受信して、正しいシミュレーション出力を保証していることを確認してください。
図 20. コンフィグレーション前のシミュレーション図で示しているのは、コンフィグレーション開始前に、PFL IPコアによりフラッシュ・メモリー・デバイスからオプションビットが読み出される際のシミュレーションです。
ページ0のオプションビットを読み出した後、コンフィグレーション開始前に、PFL IPコアは一定期間待機します。flash_data は、この期間内に0×ZZのままです。fpga_dclk がトグルを開始すると、コンフィグレーションが開始されます。コンフィグレーション中、PFL IPコアは flash_nce 信号および flash_noe 信号をLowに、pfl_flash_access_request 信号をHighにアサートします。
図 21. FPGAコンフィグレーション開始時のシミュレーション
FPGAのコンフィグレーションは、fpga_conf_done 信号がHighにアサートされるまで続きます。これは、コンフィグレーションが完了したことを示します。コンフィグレーション・プロセスが完了すると、PFL IPコアは flash_nce 信号および flash_noe 信号をHighに引き上げ、pfl_flash_access_request 信号をLowに引き上げることで、コンフィグレーション・データがフラッシュ・メモリー・デバイスから読み出されなくなったことを示します。