6.3. デザイン例

PCI Expressのマルチチャネル DMA インテル® FPGA IPユーザーガイド

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ID 683821

日付 4/20/2022

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6.3. デザイン例

図 26. デザイン例の設定

表 85. デザイン例
パラメーター	値	デフォルト値	説明
Simulation	On / Off	True	Simulation ボックスをチェックすると、シミュレーションに必要なすべてのファイルセットが生成されます。このボックスがチェックされていない場合、シミュレーションに必要なファイルセットは生成されません。代わりに、Qsys サンプルデザインシステムが生成されます。注: シミュレーションでは、複数の物理機能と SR-IOV はサポートされていません。サンプルデザインを生成するときは、シミュレーションをオフにします。
Synthesis	On / Off	True	Synthesis ボックスをオンにすると、合成に必要なすべてのファイルセットが生成されます。合成ボックスがチェックされていない場合、合成に必要なファイルセットは生成されません。代わりに、Qsys サンプル・デザイン・システムが生成されます。
Generated file format	Verilog	Verilog	HDLフォーマット
Current development kit	None インテル® Stratix® 10 DX P-Tile ES 1 FPGA Development Kit Intel Agilex® F-Series P-Tile ES0 FPGA Development Kit Intel Stratix 10 DX P-Tile Production FPGA Development Kit		このオプションは、リストされているさまざまな開発キットのサポートを提供します。インテル FPGA 開発キットの詳細については、インテル FPGA のウェブサイトを参照してください。このメニューがグレー表示されている場合は、選択したオプションでボードがサポートされていないためです (たとえば、合成の選択が解除されている)。インテルFPGA 開発ボードが選択されている場合、生成に使用されるターゲットデバイスは、開発キットのデバイスと一致するものです。注: Fタイルの開発キットはサポートされていません。
Currently Selected Example Design	PIO using MQDMA Bypass mode Device-side Packet Loopback Packet Generate/Check AVMM DMA Traffic Generator/Checker External Descriptor Controller		「User Mode」および「Interface Type」の MCDMA 設定に基づいて、さまざまなサンプルデザインがサポートされます。サンプル・デザイン・オプションのリストは次のとおりです。 User Mode=MCDMA, Interface Type=AVST: PIO using MQDMA Bypass mode Device-side Packet Loopback Packet Generate/Check User Mode=MCDMA, Interface Type=AVMM: PIO using MQDMA Bypass mode AVMM DMA User Mode=Bursting Master: PIO using MQDMA Bypass mode User Mode=BAM+BAS: PIO using MQDMA Bypass mode Traffic Generator/Checker User Mode=BAM+MCDMA, Interface Type=AVMM: PIO using MQDMA Bypass mode AVMM DMA User Mode=BAM+MCDMA, Interface Type=AVST: PIO using MQDMA Bypass mode User Mode=Data Mover Only: PIO using MQDMA Bypass mode External descriptor controller

注: サンプルデザインの詳細については、マルチ・チャネル・ダイレクト・メモリー・アクセス IP for PCI Express デザインサンプルのユーザーガイドを参照してください。