Intel Agilex® 7デバイスファミリーの高速シリアル・インターフェイスのシグナル・インテグリティー・デザイン・ガイドライン

ダウンロード PDF
ID 683864
日付 6/15/2023
Public
ドキュメント目次
ドキュメント目次 x
1. 高速PCBデザインにおけるシグナル・インテグリティー (SI)
1. 高速PCBデザインにおけるシグナル・インテグリティー (SI) x
1.1. サポートされているプロトコル 1.2. チャネル挿入損失 (IL) のバジェット計算 1.3. PCB材料とスタックアップのデザイン・ガイドライン 1.4. PCBデザイン・ガイドライン 1.5. Intel Agilex® 7デバイスファミリーの高速シリアル・インターフェイスのシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴
1.3. PCB材料とスタックアップのデザイン・ガイドライン x
1.3.1. 誘電体材料による挿入損失の軽減 1.3.2. 電源層 1.3.3. リファレンス・プレーン 1.3.4. レイヤーの割り当て 1.3.5. インピーダンス 1.3.6. ビアドリルのサイズ 1.3.7. 繊維の織り 1.3.8. リファレンス・スタックアップ
1.4. PCBデザイン・ガイドライン x
1.4.1. 一般的なPCBデザイン・ガイドライン 1.4.2. EタイルのPCBデザイン・ガイドライン 1.4.3. FタイルのPCBデザイン・ガイドライン 1.4.4. PタイルのPCBデザイン・ガイドライン 1.4.5. RタイルのPCBガイドライン
1.4.1. 一般的なPCBデザイン・ガイドライン x
1.4.1.1. PCBトレース 1.4.1.2. PCBビア 1.4.1.3. コネクター・ブレークアウト 1.4.1.4. AC結合コンデンサー 1.4.1.5. その他
1.4.3. FタイルのPCBデザイン・ガイドライン x
1.4.3.1. Fタイルの特徴と機能 1.4.3.2. パッシブチャネルの最適化 1.4.3.3. COMシミュレーション 1.4.3.4. アクティブチャネルのシミュレーション
1.4.5. RタイルのPCBガイドライン x
1.4.5.1. Rタイルの特徴と機能 1.4.5.2. Rタイルのデザインレイアウト例 1.4.5.3. AC結合コンデンサーのランディング・パッドのカットアウト最適化 1.4.5.4. BGAフィールド領域およびMCIOコネクターピン領域のRタイルHSSIブレークアウト配線 1.4.5.5. MCIOコネクター周辺のAC結合コンデンサーの配置 1.4.5.6. PCIe Gen5アドインカードのエッジフィンガーのブレークアウト・デザイン・ガイドライン
1. 高速PCBデザインにおけるシグナル・インテグリティー (SI)

1. 高速PCBデザインにおけるシグナル・インテグリティー (SI)

更新対象:
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。

挿入損失 (IL)、挿入損失偏差 (ILD)、反射減衰量 (RL)、クロストーク、モード変換など、多くの要因が高速シリアル・インターフェイスのシグナル・インテグリティーに影響を与えます。これらの要因を軽減するには、まず、対象となるプロトコルの損失バジェットを決定します。次に、損失バジェットを抑えられるPCB材料とスタックアップ・デザインを選択します。その後、これらの材料を使用してPCBをデザインし、チャネル・コンプライアンス解析を実行します。

最後の手順は、ポストレイアウト・モデル抽出とエンドツーエンドのシステム・シミュレーションです。IBIS-AMIモデルを使用して、対象となるプロトコルのターゲットBERを使用して、フルチャネルのエンドツーエンドのアイ・ダイアグラム・シミュレーションを実行します。IBIS-AMIモデルの詳細については、インテル・プレミア・サポートにお問い合わせいただき、ID #14017451502を引用してください。

図 1. 高速PCBデザインにおけるシグナル・インテグリティーのフロー

セクションの内容
サポートされているプロトコル
チャネル挿入損失 (IL) のバジェット計算
PCB材料とスタックアップのデザイン・ガイドライン
PCBデザイン・ガイドライン
Intel Agilex 7デバイスファミリーの高速シリアル・インターフェイスのシグナル・インテグリティー・デザイン・ガイドラインの改訂履歴

関連情報
レベル 2 の表題