SHA-256: 256-bit SHA Secure Hash Crypto Engine
このオファーについて
The SHA-256 encryption IP core is a fully compliant implementation of the Message Digest Algorithm SHA-256. It computes a 256-bit message digest for messages of up to (264 – 1) bits. Developed for easy reuse in ASIC and FPGA applications, the SHA-256 is available optimized for several technologies with competitive utilization and performance characteristics. Support for the AMBA bus interface is available as an option. The SHA-256 core has been robustly verified and is silicon-proven. FEATURES: Designed according to the FIPS 180-2 StandardNIST Certified Maximum message length up to (264 – 1) bits Suitable for data authentication application Simple, fully synchronous, reusable design Available as fully functional and synthesizable VHDL or Verilog, or as a netlist for popular programmable devices Complete deliverables include test benches, C model and test vector generator
技術仕様
- カテゴリー:
- ソフトウェアと IP コア: FPGA 知的財産コア: DSP: 変換
- エンドカスタマーのタイプ:
-
中小規模のビジネス
エンタープライズ
その他
リソース
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