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D16950 - Expanded UART with FIFO, hard and soft flow control, synchronous mode

カテゴリー:

ソフトウェアと IP コア: FPGA 知的財産コア: プロセッサーと周辺機器: 周辺機器

このオファーについて

D16950 bridge to APB, AHB, AXI bus, it is a soft core of a Universal Synchronous and Asynchronous Receiver/Transmitter (UART), functionally compatible to the OX16C950. It allows serial transmission in two modes: UART and FIFO. In the FIFO mode, internal FIFOs are activated allowing 128 bytes (plus 3 bits of error data per byte in the RCVR FIFO) to be stored in both receive and transmit modes. Our efficient Core performs serial-to-parallel conversion on data characters received from a peripheral device or MODEM, but also parallel-to-serial conversion on data characters received from the CPU. The processor can read a complete status of the UART at any time during the functional operation. The reported status information includes a type and condition of transfer operations performed by the UART, as well as any error conditions (parity, overrun, framing or break interrupt). The D16950 includes a programmable baud rate generator which is able to divide a timing reference clock input by divisors of 1 to (216-1) and produce a n × clock for driving internal transmitter logic. Provisions are also included to use this n × clock to drive receiver logic. We also equipped our core with complete MODEM-control capability and processor-interrupt system. Interrupts can be programmed in accordance to your requirements, minimizing computing required to handle the communications link. The D16950 core includes all (16450, 16550, 16650 and 16750) features and additional functions. The D16950 has ICR registers which give additional capabilities of UART work configuration. Data transmission may be synchronized by an external clock connected to the RI (for receiver and transmitter) or DSR (only for receiver) pin. The NMR register allows 9-bit mode transmission with or without special character. Writing and reading from/to FIFO may be controlled by trigger level registers. Trigger level registers may be set any value from 1 to 127. In the FIFO mode, there is a selectable autoflow control feature that can reduce software overload significantly and automatically increase system efficiency by controlling serial data flow through the RTS output and CTS input signals. The Core is perfect for applications where the UART core and microcontroller are clocked by the same clock signal and are implemented inside the same ASIC or FPGA chip. Nevertheless, it’s also a proprietary solution for standalone implementation, where several UARTs are required to be implemented inside a single chip and driven by some off-chip devices. Thanks to a universal interface, D16950 core implementation and verification are very simple, just by eliminating a number of clock trees in the complete system. As all our UART Cores, the D16950 includes fully automated test bench with complete set of tests, allowing easy package validation at each stage of SoC design flow. This efficient solution is a technology independent design that can be implemented in variety of process technologies.

詳細

地域の対象範囲

ヨーロッパ、中東、アフリカ:
中東欧:
斯洛伐克
马其顿
斯洛文尼亚
保加利亚
罗马尼亚
黑山
克罗地亚
塞尔维亚
立陶宛
波斯尼亚和黑塞哥维纳
捷克共和国
拉脱维亚
爱沙尼亚
阿尔巴尼亚
波兰
匈牙利

独立国家共同体:
格鲁吉亚
亚美尼亚
土库曼斯坦
吉尔吉斯斯坦
乌兹别克斯坦
乌克兰
摩尔多瓦
塔吉克斯坦
阿塞拜疆
哈萨克斯坦

中東、トルコ、アフリカ:
马达加斯加
刚果（刚果民主共和国）
卡塔尔
多哥
科威特
安哥拉
巴勒斯坦国
摩洛哥
沙特阿拉伯
巴林
喀麦隆
赞比亚
斯威士兰
布隆迪
阿尔及利亚
加纳
马里
加蓬
乍得
埃塞俄比亚
贝宁
利比里亚
科摩罗
布基纳法索
利比亚
埃及
佛得角
突尼斯
科特迪瓦
莫桑比克
伊拉克
南非
厄立特里亚
西撒哈拉
马约特岛
阿曼
刚果
苏丹
坦桑尼亚
留尼旺
赤道几内亚
毛里求斯
纳米比亚
圣多美和普林西比
肯尼亚
津巴布韦
毛里塔尼亚
吉布提
约旦
布维岛
几内亚比绍
土耳其
圣赫勒拿岛
南苏丹
莱索托
黎巴嫩
阿拉伯联合酋长国
几内亚
乌干达
尼日利亚
博茨瓦纳
马拉维
塞内加尔
塞舌尔
也门
中非共和国
尼日尔
冈比亚
索马里
卢旺达
塞拉利昂

北 EU 地域:
斯瓦尔巴和扬马延
芬兰
格陵兰
丹麦
冰岛
爱尔兰
荷兰
英国
挪威
奥兰群岛
瑞典
法罗群岛

西 EU 地域:
卢森堡
摩纳哥
直布罗陀
根西岛
圣皮埃尔和密克隆岛
瑞士
马恩岛
列支敦士登
法属南半球领地
泽西岛
比利时
法国
圣马力诺
梵蒂冈城国

南 EU 地域:
希腊
葡萄牙
塞浦路斯
安道尔
马耳他
意大利
以色列
西班牙

中欧地域:
德国
奥地利

中華人民共和国:
中華人民共和国:
澳门
香港
中国大陆

アメリカ大陸:
北米:
美属维尔京群岛
关岛
博内尔
美国本土外小岛屿
美属萨摩亚
英属维尔京群岛
美国
加拿大
波多黎各

中南米:
巴拿马
尼加拉瓜
伯利兹
安提瓜和巴布达
开曼群岛
百慕大
萨尔瓦多
圣文森特
圣马丁（荷属）
海地
苏里南
圣基茨和尼维斯
智利
瓜德罗普岛
多米尼加共和国
特克斯和凯科斯
圣卢西亚
巴哈马
墨西哥
危地马拉
库拉索
牙买加
格林纳达
乌拉圭
福克兰群岛
秘鲁
巴西
南极洲
多米尼克
阿鲁巴
委内瑞拉
阿根廷
洪都拉斯
特里尼达和多巴哥
法属圭亚那
圣巴托洛缪岛
厄瓜多尔
哥伦比亚
圭亚那
哥斯达黎加
巴拉圭
马提尼克
玻利维亚
法属圣马丁
蒙特塞拉特
巴巴多斯
安圭拉

ユースケース

デジタル・セキュリティー・サーベイランス

人工知能 (AI)

スマートシティー

その他

スマート・ビルディング

医療 & ライフサイエンス

ロボット

スマートホーム

状況監視

業種

エネルギーおよび公益事業

自動車 : 自動運転

自動車 : 車載用インフォテインメント

製造 : 自動車

製造 : 産業用オートメーション

製造 : 輸送機器

航空宇宙および防衛

医療 / ライフサイエンス : 臨床システム

医療 / ライフサイエンス : 医療機器

医療 / ライフサイエンス : 医療用画像処理

医療 / ライフサイエンス : 患者向けインフォテインメント

技術仕様

カテゴリー:

ソフトウェアと IP コア: FPGA 知的財産コア: プロセッサーと周辺機器: 周辺機器

エンドカスタマーのタイプ:

企业

消费者

中小企业

インテルのテクノロジーを含む

Cyclone® IV FPGA

Cyclone® IV GX FPGA

Cyclone® IV E FPGA

Cyclone® III FPGA

Cyclone® III LS FPGA

MAX® V CPLD

Arria® V FPGA & SoC FPGA

Arria® V GT FPGA

Arria® V GX FPGA

Arria® V ST SoC FPGA

Arria® V SX SoC FPGA

Arria® V GZ FPGA

Stratix® V FPGA

Stratix® V GT FPGA

Stratix® V E FPGA

Stratix® V GS FPGA

Stratix® V GX FPGA

インテル® MAX® 10 FPGA

インテル® Arria® 10 FPGA & SoC FPGA

Cyclone® II FPGA

APEX™

APEX™ II

Apex™ 20K

APEX™ 20KE

Cyclone® V FPGA & SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V E FPGA

Cyclone® V GX FPGA

Cyclone® V SX SoC FPGA

Cyclone® V GT FPGA

Cyclone® V SE SoC FPGA

Excalibur™

MAX® II CPLD

MAX® II Z CPLD

Intel® FPGA Configuration Devices

Intel® FPGA Configuration Device EPCQ

インテル® FPGA コンフィグレーション・デバイス EPC

インテル® FPGA コンフィグレーション・デバイス EPCE

Intel® FPGA Configuration Device EPCQ-L

Intel® FPGA Configuration Device EPCS

Intel® FPGA Configuration Device EPCQ-A

インテル® Cyclone® 10 FPGA

インテル® Cyclone® 10 LP FPGA

インテル® Cyclone® 10 GX FPGA

MAX® CPLD

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MAX® 9000 CPLD

MAX® 3000 CPLD

MAX® 7000 CPLD

MAX® 7000AE CPLD

MAX® 7000B CPLD

Stratix® FPGAs

Stratix® FPGA

Stratix® II FPGA

Stratix® II GX FPGA

Stratix® II FPGA

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HardCopy™ IV E ASIC デバイス

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インテル® Arria® FPGA

Arria® GX FPGA

リソース

D16950 webpage

リソースタイプ: URL

公開日:: Feb 22, 2023

D16950

リソースタイプ: Data Sheet

公開日:: Feb 22, 2023

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