Arria® V FPGA および SoC FPGA
Arria® V FPGA ファミリーは、高帯域幅を提供し、リモート無線ユニット、10G/40G ラインカード、放送スタジオ機器などのミッドレンジ・アプリケーション向けに最も低い総消費電力を実現します。性能、消費電力、統合のニーズを最適に満たすデュアルコア ARM Cortex-A9 ハード・プロセッサー・システム (HPS) を搭載した SoC 製品を含め、5 タイプのファミリー製品があります。
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Arria® V FPGA および SoC FPGA
ファミリー製品
| 機能 | Arria® V GZ FPGA | Arria® V GT FPGA | Arria® V GX FPGA | Arria® V ST SoC | Arria® V SX SoC |
|---|---|---|---|---|---|
| ALM 数 (K) | 170 | 190 | 190 | 174 | 174 |
| 可変精度 DSP | 1,139 | 1,156 | 1,156 | 1,068 | 1,068 |
| M20K メモリーブロック数 | 1,700 | - | - | - | - |
| M10K メモリーブロック数 | - | 2,414 | 2,414 | 2,282 | 2,282 |
| DDR3 メモリー・インターフェイス速度 | 800MHz | 667 MHz | 667 MHz | 667 MHz | 667 MHz |
| ハード・メモリー・コントローラー | - | 4 | 4 | 4 | 4 |
| トランシーバー・スピード (Gbps) | 12.5 Gbps | 10.3125 | 6.5536 | 10.3125 | 6.5536 |
| PCI Express* (PCIe*) Gen3/2/1 のハード化された IP ブロック | 1 | - | - | - | - |
| PCIe Gen2/1 のハード化された IP ブロック | - | 2 | 2 | 2 | 2 |
| デザイン・セキュリティー | ○ | ○ | ○ | ○ | ○ |
| Single Event Upset (SEU) の緩和 | ○ | ○ | ○ | ○ | ○ |
Arria® V のアーキテクチャー
適応性のあるトランシーバー
少数かあるいは最大の 36 個のトランシーバー・チャネルか、Arria® V FPGA は、性能および消費電力の要件を両立させるトランシーバー・ソリューションを提供します。柔軟なクロック、優れたシグナル・インテグリティー (SI)、低消費電力のトランシーバー、豊富なトランシーバー数。これらは、Arria® V FPGA が消費電力重視の高帯域幅アプリケーションに最適であることを示す特長のごく一部に過ぎません。
各 Arria® V FPGA トランシーバー・チャネルは、フィジカル・メディア・アタッチメント、フィジカル・コーディング・サブレイヤー、柔軟なクロックと独立したチャネルが加わったハード化された IP ブロックで構成されています。各チャネルには、フル PMA および PCS に加えて、専用の独立した受信アナログ PLL CDR があります。Arria® V GZ はさまざまな機能を搭載して、最大12.5Gbps のトランシーバー速度、最大 40 インチのバックプレーン作動、PCIe Gen3 の実装を容易に実現します。
*注: Arria® V GX および GT は、アダプティブ LinearEQ、EyeQ、PCIe Gen3、および Arria® V GZ が有する一部のハード化された IP を有していません。
低消費電力と低システムコストに最適化
- 10.3125Gbps 時、チャネルあたりの消費電力は 165mW 未満
- 12.5Gbps 時、チャネルあたりの消費電力は 200mW 未満
可変精度 DSP ブロック
より高精度な信号処理の要求に応えて、業界初の可変精度デジタル信号処理 (DSP) ブロックを開発しました。Stratix® V、Arria® V、および Cyclone® V FPGA 28-nm DSP ポートフォリオの一部であるこの統合ブロックにより、コンパイル時に各ブロックを 18 ビットモードまたは高精度モードで構成できます。
可変精度 DSP ブロックを搭載する Arria® V および Cyclone® V FPGA は、1 つの DSP ブロック内で 9 x 9 ビットから単精度浮動小数点 (仮数乗算) までブロック毎にさまざまな精度をサポートします。これにより FPGA アーキテクチャーの制約がなくなり、DSP データパスの各ステージで最適な精度を使用できるようになります。また、システム性能の向上、消費電力の削減、アーキテクチャーに関する制約の軽減といった利点も得られます。
Arria® V および Cyclone® V FPGA の可変精度 DSP ブロックは最適化され、以下の点が強化されます。
- 108 入力、74 出力
- プリアダーで 2 つの 18 ビット入力が使用可能な 18 x 19 乗算モード
- 複雑なシリアル・フィルタリングに適したオプションのセカンド・アキュムレーター (フィードバック・レジスター)
- 2 つの独立した 18 x 19 乗算器
- 18 ビット・モードでのハードプリアダーおよび外部係数の使用に関する制約を解消
単一ブロックモードおよび複数ブロックモードでの Arria® V および Cyclone® V FPGA DSP ブロック
SoC FPGA ハード・プロセッサー・システム
インテル® SoC FPGA は、プロセッサー、ペリフェラル、メモリー・インターフェイスで構成される Arm ベースのハード・プロセッサー・システム (HPS) を、高帯域幅インターコネクター・バックボーンによって FPGA ファブリックと統合した製品です。Arria® V SoC FPGA は、ディスクリート・プロセッサー、FPGA、デジタル信号処理 (DSP) の機能を、チップ (SoC) 上の単一の、ユーザーによるカスタマイズ可能な ARM ベースのシステムに統合することにより、システム性能を向上させながら、消費電力、システムコスト、ボードサイズを削減します。SoC は、性能と低消費電力性に優れた ハード Intellectual Property (IP) と、柔軟性に優れたプログラマブル・ロジックの究極の組み合わせを提供します。
温度範囲のサポート
関連情報
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