インテル® FPGA 1G / 10Gb イーサネット PHY IP

インテル® FPGA 1G / 10Gb イーサネット PHY Intellectual Property (IP) コアは、標準フィジカル・コーディング・サブレイヤー (PCS) と適切な物理媒体接続 (PMA) のデータレートがより高い 10G PCS 両方の機能をサポートしています。標準 PCsは、IEEE 802.3 2005 規格の第 36 項で定義された 1GbE プロプロトコルを実装し、IEEE 802.3 2005 規格の第 37 項で定義されるオート・ネジテーションをサポートしています。10G PCS は、IEEE 802.3 2005 規格で定義された 10G イーサネット・プロトコルを実装しています。

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インテル® Arria® 10 トランシーバー PHY ユーザーガイドを読む ›

インテル® FPGA 1G / 10Gb イーサネット PHY IP

FPGA

ユーザーは、インテル® FPGA トランシーバー・リコンフィグレーション・コントローラー IP コアを使用して、1G と 10G PCS を動的に切り替え、コアを再プログラムできます。この IP コアは、CAT 6/7 シールド・ツイストペア・ケーブルとチップツーチップ・インターフェイスを駆動するため、1G/10GbE デュアルスピード SFP+ プラグ可能モジュール、1G/10GbE 10GBASE-T 銅外部 PHY デバイスへのネットワーク・インターフェイスを含む 1G/10GbE アプリケーションを対象にしています。

機能

  • インテグレーテッド SGMII / 1000BASE-X / 10GBASE-R (10M-10Gb) イーサネット PCS および PMA
  • 完全なシングルチップ・ソリューション向けのインテル® FPGA 1G/10GbE (10M-10GbE) MAC との直結内蔵インターフェイス。
  • 実行時の 1G/10Gb のデータ速度または 1Gb から 10Gb の自動速度検出 (並列検出) および PHY IP によるリコンフィグレーション、あるいはイーサネット・オートネゴシエーション機能による 10/100/1000Mb からのデータ速度を選択できます。
  • 10Gb、1G/10GbE、および 10M-10GbE (SGMII/1G/10GbE) オプション。
  • IEEE 1588 v2 オプション。
  • 同期イーサネット (Sync-E) オプション。
  • シリアル・トランシーバーのクロック・データ・リカバリー (CDR) は、Sync-E ジッター・クリーナー・フェーズロック・ループ (PLL) へのルーティングのため、FPGA ファブリックにさらされるクロック出力信号を復元します。
  • 独立したトランスミッター (TX) およびレシーバー (RX) シリアル・トランシーバー PLL リファレンス・クロック入力により、オプションの外部 SynC-E ジッター・クリーナー PLL はクリーニングされたクロックを TX PLL リファレンス・クロック入力に供給できます。
  • レシーバーリンク障害状態検出。
  • セルフテスト向けシリアル・トランシーバーでのトランスミッターからレシーバーへのローカル・シリアル・ループバック。
  • ハイパフォーマンス内部システム・インターフェイス。
  • 1G/10GbE (10M-10GbE) MAC への GMII およびシングル・データ・レート (SDR) XGMII インターフェイス、データ転送速度は 125MHz では 8 ビット、156.25MHz では 72 ビット。
  • スレーブ管理向けのインテル® FPGA Avalon メモリーマップド (Avalon-MM) 32 ビット・インターフェイス

IP ステータス

ステータス

実稼動

製品コード

インテル® FPGA 1G / 10Gb イーサネット PHY IP

IP-10GBASEKRPHY

V シリーズ・トランシーバー PHY IP コア

IP-10GMRPHY
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関連リンク

ドキュメント

  • すぐにデザインを開始できる包括的な 1G/10GbE および 10M-10GbE PHY ソリューション。
  • インテル® FPGA 対応 Verilog HDL および VHDL シミュレーターのレジスター転送レベル (RTL) およびフィット後の機能シミュレーション。
  • 1G/10GbE および 10M-10GbE MAC ならびに 1G/10GbE および 10M-10GbE GbE PHY 検証テストベンチおよびデザイン例。
  • GUI ベースのパラメーター・エディターによる構成と生成。
  • この IP コアの一般的なパフォーマンスとリソース使用率の数値は、V シリーズ・トランシーバー PHY IP コア・ユーザーガイドに記載されています。
  • インテル® FPGA IP リリースノート ›

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インテル® Arria® 10 GX FPGA 開発キット ›

インテル® Arria® 10 GX トランシーバー・シグナル・インテグリティー開発キット ›

トランシーバー・インテグリティー開発キット、Stratix® V GX エディション ›

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