インテル® FPGA ナレッジベース
インテル® FPGA ナレッジベース・ページには、FPGA 関連のさまざまな問題に関する該当記事へのリンクが掲載されています。デバイスファミリーとインテル® Quartus® Prime 開発ソフトウェアのエディションおよびバージョンで選択を絞り込むには、左側のナビゲーションから[フィルター]で絞り込みます。詳しいページの使用方法は、このページの下部をご覧ください。
9728 検索結果
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Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 でコンフィグレーション・クロック IP をインスタンス化すると、デザインが失敗するのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 の問題により、コンフィグレーション・クロック IP から生成されたクロックはタイミング分析では考慮されません。この問題は、altera_s10_configuration_clock.sdc ファイルの不正確な制約が原因です。 |
04/09/2025 |
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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 25.1 以前で、オプション機能 SYSPLLREFCLK を持たない HVIO ピンを、インテル® Agilex™ 3 FPGA およびインテル® Agilex™ 5 FPGA GTS トランシーバーのシステム PLL の基準クロックとして割り当てることができないのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 25.1 以前の問題により、SYSPLLREFCLK の説明なしで他の HVIO ピンを割り当てることが誤って許可されていました。 正しい選択の例としては、次のオプション機能がリストされている HVIO ピンが挙げられます: HVIO_5B_1、SYSPLLREFCLK_L1A_0、TXCLK1、Data_Ctrl1。これは、GTS トランシーバー・バンク 1A 内のシステム PLL のリファレンス・クロックとして選択する正しいピンです。 |
04/08/2025 |
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オートネゴシエーションとリンク・トレーニング (AN / LT) が有効になっている GTS イーサネット・ハード IP に 10G および 25G Firecode FEC デザインを使用すると、オートネゴシエーションが失敗するのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2、24.3、および 24.3.1 の GTS イーサネット・ハード IP の問題により、オートネゴシエーションとリンク・トレーニング (AN / LT) が有効になっている GTS イーサネット・ハード IP でオートネゴシエーションが失敗する場合があります。 この問題は、Firecode FEC を有効にして 10G および 25G デザインを使用している場合に発生します。 |
04/08/2025 |
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トリプルスピード・イーサネット FPGA IP 向けのデザイン例のハードウェア・テストを実行しているのに、JTAG 経由のレジスターの読み取り / 書き込みがガベージ値を返すのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 25.1 の問題により、basic.tcl ファイルにハードコードされた JTAG マスター値があると、Tcl スクリプトがユーザーが選択した JTAG マスター値を上書きし、レジスターの読み取りと書き込みが正しくない/無効な場合、ガベージ値が発生します。 |
04/07/2025 |
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インテル® Agilex™ 3 は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションの一部のピン名に対して、SmartVID オプション機能をサポートしていますか? インテル® Agilex™ 3 FPGA デバイス向けインテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 25.1 の問題により、Quartus® Prime 開発ソフトウェア・プロ・エディションは、SmartVID 機能関連のオプションのピン機能が利用可能であると誤って報告します。Agilex™ 3 FPGA デバイスは、SmartVID 機能をサポートしていません。次のピン機能は、インテル® Agilex™ 3 FPGA デバイスでは使用できません: PWRMGT_SDA、PWGMGT_SCL、PWRMGT_ALERT。 |
04/07/2025 |
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HPS LPDDR4 向け EMIF がインテル® Agilex™ 5 FPGA & SoC FPGA のキャリブレーションに失敗するのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション 24.3 で、デュアルランク (2 つのチップセレクト)、デュアルチャネル (つまり、4 つのダイの密度が 16Gbit である) として実装された HPS IP および LPDDR4 デバイスの EMIF を使用して Agilex™ 5 FPGAs および SoC FPGAsをコンフィグレーションすると、キャリブレーションが失敗することがあります。 |
04/07/2025 |
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F タイル低レイテンシー 50G イーサネット IP のデザイン例で、内部シリアル・ループバック・テストが失敗するのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前の問題により、デザイン例プロジェクトの QSF ピン割り当ての不一致により、F タイル低レイテンシー 50G イーサネットのデザイン例の内部シリアル・ループバック・テストに失敗することがあります。 |
04/03/2025 |
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Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 を使用する際、GTS HDMI IP 搭載 Agilex™ 5 FPGA デバイスのデザイン・アシスタントの警告メッセージが表示されるのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 で GTS HDMI IP デザイン例をコンパイルする際の問題により、Quartus® デザイン・アシスタントで重大度高の警告が表示される場合があります。 この警告はデザイン機能に影響しないため、無視してかまいません。 |
04/03/2025 |
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パケットに対してチェックサム補正制御信号がアサートされていないのに、IEEE 1588v2 機能搭載低レイテンシー・イーサネット 10G MAC IP 機能がチェックサム訂正を実行するのはなぜですか。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 以前の問題により、IEEE 1588v2 機能を備えた低レイテンシー・イーサネット 10G MAC IP は、前のパケットに IP の動作によるチェックサムの正しい挿入がある場合に、ユーザーがチェックサムの正しい制御信号をアサートしない場合、パケットへのチェックサムの正しい挿入を実行する場合があります。 |
04/03/2025 |
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エラー: PLL の RST_N ポートはインスタンス hdmi_tx_top:u_hdmi_tx_top|pll_hdmi:u_iopll_tx|pll_hdmi_altera_iopll_241_5hi4oia:iopll_0|altera_iopll:altera_iopll_i|twentynm_iopll_ip:twentynm_pll|iopll_inst で正しく接続されていません。 HDMI Arria® 10 FPGA IP デザイン例を、Nios® II プロセッサーを引き続き使用している以前のインテル® Quartus® Prime スタンダード・エディションからインテル® Quartus® Prime スタンダード・エディション・バージョン 24.1 に移行すると、コンパイル中に以下のエラーが表示される場合があります。 |
04/03/2025 |
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Quartus® Prime 開発ソフトウェア・プロ・エディションの GUI が遅いのはなぜですか? Quartus® Prime 開発ソフトウェア・バージョン 24.3.1 以前の問題により、Quartus®® Prime 開発ソフトウェアの GUI の使用時に動作が遅くなることがあります。この動作は、非常に大きな quartus2.qreg ファイルが原因で発生する可能性があります。 |
04/03/2025 |
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Agilex™® 5 FPGA E シリーズ・プレミアム開発キットを使用する際、Agilex™ 5 DisplayPort FPGA IP デザイン例を使用してもビデオ・データ・ストリームが出力されないのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 の問題により、Agilex™ 5-FPGA E シリーズ・プレミアム開発キットの refclk ピンが予期せずシャットダウンされました。したがって、DisplayPort デザイン例のすべてのバリアントでビデオ・データ・ストリームは観察されません。この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの Linux* 版と Windows* 版に影響します。 |
04/02/2025 |
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SST パラレル・ループバックのデザイン例をハードウェアでプログラミングする際、Agilex™ DisplayPort FPGA IP でビデオ出力がちらつくのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 の問題により、DisplayPort ソースから画像出力がちらつきます。この問題は、Quartus® Prime 開発ソフトウェア・プロ・エディションの Linux* 版と Windows* 版に影響します。 |
04/02/2025 |
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Agilex™ 5 FPGA E シリーズ A5EA013B、A5EB013B、A5EE013B、A5EA008B、A5EB008B、A5EE008B B23B パッケージのピンアウトファイルは正しいですか? いいえ、ピンアウトファイルと インテル® Agilex™ 5 FPGA E シリーズ・デバイス A5EA013B、A5EB013B、A5EE013B、A5EA008B、A5EB008B、A5EE008B の Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前に問題があるため、B23B パッケージで利用可能な HVIO の総数は 160 と誤って記載されています。FPGAおよびボード設計では、バンク 6D の B2 ピンが使用できないため、159 HVIO のみが利用可能です。 |
04/02/2025 |
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プラットフォーム・デザイナーのテストベンチ生成が Blackbox IRQ で失敗するのはなぜですか。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 以前では問題が原因で、プラットフォーム・デザイナー・ツールからテストベンチ・システムを生成する際に、プロセスが失敗することがあります。この問題は、プラットフォーム・デザイナー・システムに、エクスポートされた IRQ インターフェイスを持つブラック・ボックス・コンポーネントが含まれている場合に発生します。 |
04/02/2025 |
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2GBを超えるファイルを含むプロジェクトのアーカイブが失敗するのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション for Windows* バージョン 24.3.1 以前の問題により、2GB を超えるファイルを含むプロジェクトのアーカイブ処理中にエラーが発生する場合があります。 |
04/02/2025 |
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MAX® 10 FPGA-SL 固有の OPN のデカップリング要件を評価する方法 PDN ツールには、ユーザーが MAX® 10 FPGA-SL 固有の OPN を選択できないという制限があります。 |
03/27/2025 |
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インテル® Agilex™ 5 SoC FPGA デザインで HPS IP 向け EMIF を使用する際、DRC TMC-20026 警告が表示されるのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション 24.3.1 以前の問題により、この IP の使用時に次の DRC 警告が表示される場合があります。 TMC-20026 - 不一致フィルターによる空のコレクション: hps|emif_io96b|emif_io96b|emif_0_lpddr4|emif_0_lpddr4|*.arch_0*div_reg |
03/27/2025 |
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インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以降のリリースの ATF と GHRD を使用すると、Agilex™ 5 プレミアム開発キットで Zephyr RTOS の SEU テストが失敗するのはなぜですか? Zephyr の最新バージョン (24.3) と、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3.1 以降の ATF リリースおよび GHRD リリースとの間に互換性の問題があるため、SEU Zephyr テストは失敗し、インテル® Agilex™ 5 FPGAプレミアム開発キットがハングしました。 |
03/27/2025 |
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Arria® 10 HDMI FPGA IP デザイン例の極性反転設定が、生成される RTL に影響しないのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 23.4 を使用する際、Arria® 10 FPGA HDMI FPGA IP デザイン例の問題により、HDMI RX PHY の極性反転設定は生成される RTL に影響しません。 |
03/27/2025 |
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