インテル® FPGA Interlaken IP
インテル® FPGA Interlaken IP コアは、Interlaken Protocol Definition v1.2 に準拠しており、システム開発者はシステムで高帯域幅のスループットを実現できます。この事前構築済みで、すぐに使える IP ビルディング・ブロックは、設計サイクルを短縮し、市場投入までの時間を短縮します。
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インテル® FPGA Interlaken IP
Interlaken は、ネットワーク・アプリケーションにおいて、高速でチャンネル化されたチップ間インターフェイスのための相互接続プロトコルです。これは、10Gbps から 600Gbps およびそれ以上の速度での、高帯域幅のチップ間パケット転送向けに最適化されています。
インテル® FPGA Interlaken IP コアは、以下の用途に最適です。
- アクセス用のマルチテラビットのルーターとスイッチ
- さまざまなトラフィック・プロファイル向けに最適化するために、IP を構成することができる機能が求められるキャリア・イーサネットとデータセンター・アプリケーション
- 次世代プラットフォーム向けの拡張性
機能
Interlaken Alliance が創設された 2007年からのメンバーであるインテルは、堅牢で実装が容易な Interlaken IP ソリューションを提供すべく、プロトコル機能の革新を図り続けています。インテルは現在、最大 600G の Interlaken IP を提供しています。
インテル® FPGA Interlaken IP ポートフォリオは、第 3 世代のソフト IP (メディアアクセス制御 (MAC) を含む) と第 2 世代のハード化 IP (物理コーディング・サブレイヤー (PCS) / 物理媒体アタッチメント (PMA) を含む) という主要な開発マイルストーンを達成しました。このような経験と実績に裏打ちされたコアは、よりインテリジェントな新しいシステムに必要な堅牢性と完成度を提供し続けます。
- 最大 25.78125 Gbps (NRZ) または 56 Gbps (PAM4) のデータレート率の選択
- 最大 24 のマルチレーン構成
- インターリーブ・パケット・モードのサポート
- 強化されたスケジューリング
- マルチセグメントまたは Start-of-Packet (SOP) のアライメント・ユーザー・インターフェイス・オプション
- I/O 制御可能なバースト設定 (Min、Max、Short)
- プログラム可能なメタフレーム長
- 最大 256 の論理チャネル
- 多用途のフィールドアクセス
- 帯域内 / 帯域外フロー制御 (カレンダー・ページ・オプション)
- 高度なエラー処理とエラー・インジェクション機能
- 再送
- IP の完全統合 (MAC、PCS、PMA 層)
- 調整可能なプリエンファシスおよびイコライゼーション設定
- さまざまなアプリケーションのニーズに合わせた最適化を行うためのカスタム IP の提供
- ILA モード対応
関連リンク
ドキュメント
- インテル® FPGA Interlaken (第 2 世代) IP ユーザーガイド
- インテル® Stratix® 10 FPGA Interlaken (第 2 世代) IP 設計例ユーザーガイド
- Agilex™ 7 FPGA Interlaken (第 2 世代) IP 設計例ユーザーガイド
- 50G Interlaken MegaCore ファンクションのユーザーガイド
- 50G Interlaken の設計例ユーザーガイド
- 100G Interlaken MegaCore ファンクションのユーザーガイド
- 100G Interlaken の設計例ユーザーガイド
- インテル® FPGA F タイル Interlaken IP ユーザーガイド
- インテル® FPGA F タイル Interlaken IP 設計例ユーザーガイド
- インテル® FPGA GTS Interlaken IP ユーザーガイド
- インテル® FPGA GTS Interlaken IP 設計例ユーザーガイド
- インテル® FPGA IP リリースノート
その他のリソース
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