FPGA 低レイテンシー・イーサネット 100G MAC & PHY IP コア

概要

FPGA 低レイテンシー 100G イーサネット IP コアは、極めて柔軟性および拡張性に優れ、かつ構成しやすい、ネットワーク・インフラストラクチャーおよびデータセンター向けの製品です。FPGA 低レイテンシー 100G イーサネット IP コアは、IEEE 802.3ba-2010 標準に準拠しており、メディア・アクセス・コントロール (MAC)、PHY、物理コーディング・サブレイヤー (PCS)、物理媒体アタッチメント (PMA)、およびオプションの前方誤り訂正 (FEC) ブロックを備えています。また、IEEE 1588v2 のタイムスタンプ・サポートに加え、対応するStratix® やインテル® Arria® FPGA でバックプレーンを運用する機能も備えています。この IP は、銅配線や光学トランシーバー・モジュールを使用した、チップ間インターフェイスで使用できます。

機能

IP コアは、IEEE Web サイト (www.ieee.org) で入手可能な IEEE 802.3ba-2010 高速イーサネット標準に準拠して設計されています。MAC は、遅延を最適化するためのカットスルー・フレーム処理を提供し、64 バイトのフレーム長でフル・ワイヤー・ライン速度をサポートし、パケットのドロップがない連続または混合長のトラフィックをサポートします。低レイテンシー 100Gイーサネット・インテル® FPGA IP コアの全製品は、全二重の MAC および PHY コンポーネントを備え、次のような機能を提供します。

PHY 機能:

インテル® Stratix® 10 FPGA 25.78125Gbps シリアル・トランシーバーにシームレスにインターフェイスするソフト PCS ロジック
25.78125Gbps で動作する 4 つの FPGA ハード・シリアル・トランシーバー・レーンで構成された CAUI-4 外部インターフェイス
(オプション) リード・ソロモン符号による前方誤り訂正 - RS(528,514) FEC
自動ネゴシエーション / リンク・トレーニング (AN / LT) プロトコルのサポート

フレーム構造コントロール機能:

ジャンボパケットのサポート
TX および RX の巡回冗長検査 (CRC) パススルー・コントロール
(オプション) TX CRC の生成および挿入
RX および TX プリアンブル・パススルーのオプション。独自のユーザー管理情報転送を必要とするアプリケーション用です
最小イーサネット・フレーム長 (64 バイト) を満たす TX 自動フレームパディング

フレームの監視と統計

RXCRC チェックとエラーレポート
(オプション) IEEE 仕様に準拠した RX 厳密 SFD チェック
IEEE 仕様に準拠した RX の不正な形式のパケットチェック
受信制御フレームタイプの表示
(オプション) 統計情報カウンター
(オプション) 障害シグナリング: ローカルの障害を報告し、リモートの障害を生成します (IEEE 802.3ba-2012 イーサネット標準、第 66 項)

フロー制御:

(オプション) ポーズ・レジスターまたはポーズ・インターフェイスを使用した、イーサネットのフロー制御操作 (IEEE 802.3、第 31 項)
(オプション) 微調整のための、制御ポーズ・レジスターを使用した優先順位ベースのフロー制御 (IEEE Standard 802.1Qbb-2011、修正条項 17)
フレーム・フィルタリング制御の一時停止

デバッグ機能およびテスト機能:

オプションのシリアル・トランシーバーでのシリアル PMA ループバック (TX から RX)。自己診断テスト用です
TX エラー挿入機能は、テストとデバッグをサポートします。
PHY シグナル・インテグリティーをデバッグまたは監視するためのインテル® FPGA デバッグ・マスター・エンドポイント (ADME) へのアクセスオプション

ユーザー・システム・インターフェイス:

Avalon メモリー・マップド (Avalon-MM) 管理インターフェイスは、IP コアの制御およびステータスレジスターにアクセスします。
Avalon-ST データパス・インターフェイスは、最上位バイト (MSB) のフレームの先頭で、クライアント・ロジックに接続します。この RX クライアント・インターフェイスの SOP アライメントと RX および TX のプリアンブル・パススルー・オプションにかかわらず、512 ビット幅のインターフェイス・データによりデータレートが保証されます。
ハードウェアおよびソフトウェアのリセット・コントロール

イーサネット・プロトコルの詳しい仕様については、IEEE 802.3ba-2010 高速イーサネット標準を参照してください。

IP ステータス


注文ステータス	実稼動
製品コード
低レイテンシー 40 / 100Gbps イーサネット MAC & PHY MegaCore	低レイテンシー 100G イーサネット MAC & PHY: IP-100GEUMACPHY 低レイテンシー 100G イーサネット KR/CR タイプ: IP-ETH-100GEUKRCR 低レイテンシー 100G イーサネット MAC & PHY (1588): IP-100GEUMACPHYF 低レイテンシー 40G イーサネット MAC & PHY: IP-40GEUMACPHY 低レイテンシー 40G イーサネット MAC & PHY (1588): IP-40GEUMACPHYF 低レイテンシー 100G イーサネット MAC & PHY: IP-100GEUMACPHY 低レイテンシー 100G イーサネット MAC & PHY (1588): IP-100GEUMACPHYF 低レイテンシー 40G イーサネット MAC および 40GBASE-KR4 PHY (FEC あり): IP-40GBASEKR4PHY
40 / 100-Gbps イーサネット MAC & PHY MegaCore	IP-40GEMAC IP-40GEPHY IP-100GEMAC IP-100GEPHY IP-40GEMACPHY IP-100GEMACPHY IP-40GBASEKR4PHY

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