記事 ID: 000073811 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Avalon-ST モードでArria 10 PCI Express IP コアを使用する場合、シミュレーションでtx_cred_fc_selとtx_cred_hdr_fc / tx_cred_data_fc出力の間に 1 クロック・レイテンシーが発生するのに、実際のハードウェアでは 2 クロック・レイテンシーが発生するのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細 Avalon®-ST モードで PCI Express* 向け Arria® 10 HIP®を使用すると、シミュレーションとハードウェアのレイテンシーの違いが生じます。これは Quartus® II ソフトウェアの問題が原因です。 正しい動作は、ハードウェアで見られるものです。これは、ハードウェアの劁匿間で 2 pld_clk サイクルの遅延です。 tx_cred_fc_selおよびコア応答性データの外観 tx_cred_hdr_fcそしてtx_cred_data_fc.
    解決方法

    この問題を回避するには、小さな遅延を追加します。 tx_cred_fc_sel シグナルをテストベンチで確認できます。 例えば:

    #1 tx_cred_fc_sel-to-core = tx_cred_fc_selを割り当てます。

    この問題は、Quartus® II ソフトウェアの今後のリリースで修正される予定です。

    関連製品

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