Stratix® V デバイスに搭載されている 4 個の PCI® Express nPERST* 専用ピンは、PCI Express のハード IP (HIP) を実装する際に使用する必要があります。
PCIe HIP に使用される nPERST ピンは 1 つだけです。Stratix V デバイスは、ターゲットデバイスに 1 個または 2 個の PCIe HIP しかない場合でも、常に 4 本のピンがすべてリストに表示されます。これらのピンは以下のとおりです。
nPERSTL0 = 左下 PCIe HIP & CvP
nPERSTL1 = 左上の PCIe HIP (利用可能な場合)
nPERSTR0 = 右下 PCIe HIP (利用可能な場合)
nPERSTR1 = 右上の PCIe HIP (利用可能な場合)
互換性を最大限に高める場合は、CvP をサポートする唯一の場所 (プロトコル経由のコンフィグレーション - PCIe リンク経由) であるため、左下の PCIe HP を常に最初に使用することをお勧めします。
例: 左下の PCIe HIP 位置を使用する場合、PCIe* スロットからデバイス上の nPERSTL0 に nPERST を直接接続するだけで、IP インスタンスでpcie_rstn信号を送信できます。
専用 nPERST ピンは、レベル・トランスレーターを使用しないバンクの VCCIO 電圧レベルに関係なく、3.3V で駆動することができます。ただし、入力信号が LVTTL VIH/FECT 仕様を満たしている場合、また、Stratix V ハンドブックの「DC およびスイッチング特性 for Stratix V デバイス」の章で定義されている 100% 動作のオーバーシュート仕様を満たしている限り、