インテル® Stratix® 10 パーシャル・リコンフィグレーション・コントローラーインテル® FPGA IPが破損した部分ビットストリームを検出すると、 ステータス[2.0] = 3'b100 = PR_ERRORがトリガーされます。 avst_sink_ready 信号はディサーシングされ、パーシャル・リコンフィグレーション・コントローラーインテル® FPGA IPは 、リセット ポートを使用して IP をリセットするまで、それ以降のパーシャル・リコンフィグレーション・ビットストリームは受け入れられません。
パーシャル・リコンフィグレーション・コントローラーをリセットインテル® FPGA IP前に、残りの部分ビットストリームがAvalon®・ストリーミング・パイプラインからフラッシュされていることを確認し、次にパーシャル・リコンフィグレーション・コントローラー・インテル® FPGA IPへのリセットのみを主張する必要があります。
この問題を回避するには RTL を実装してステータス[2.0]ポートを監視し、PR_ERRORが示された場合にインテル® Stratix® 10 パーシャル・リコンフィグレーション・コントローラー・インテル® FPGA IP・マスターに移動avst_sink_ready信号を生成し、avst_sink_validの切り替えが完了したことを確認します。 これにより、残りのパーシャル・リコンフィグレーション・ビットストリームがAvalon®・ストリーミング・パイプラインからフラッシュされ、インテル® Stratix® 10 パーシャル・リコンフィグレーション・コントローラー・インテル® FPGA IPにリセットが適用されます。
完了すると、パーシャル・リコンフィグレーション・コントローラー・インテル® FPGA IPに新しい良好なパーシャル・リコンフィグレーション・ビットストリームの送信を開始できます。