インテル® FPGA ナレッジベース
インテル® FPGA ナレッジベース・ページには、FPGA 関連のさまざまな問題に関する該当記事へのリンクが掲載されています。デバイスファミリーとインテル® Quartus® Prime 開発ソフトウェアのエディションおよびバージョンで選択を絞り込むには、左側のナビゲーションから[フィルター]で絞り込みます。詳しいページの使用方法は、このページの下部をご覧ください。
9704 検索結果
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同一のコンパイル実行で Fmax 値とリソース使用率値が異なるのはなぜですか。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 の問題により、同一のコンパイルでも異なる結果が得られる場合があります。この問題は、並列 IP 生成が有効化されているときにプラットフォーム・デザイナーが合成ファイルに断続的な不一致を生成し、Agilex™ 7 FPGA デバイスにのみ影響するために発生します。 |
03/11/2025 |
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行を削除しても電力および熱計算機が更新されないのはなぜですか? 電力および熱計算機 (PTC) バージョン 24.3 以前の問題により、「トランシーバー」、「PLL」、「IO」、または「NoC」ページの行を削除しても、報告された対応する使用済みリソースの割合が更新されない場合があります。さらに、このエントリに関連するリソースの過剰使用エラーがある場合、その行の削除では明確になりません。 |
03/10/2025 |
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Agilex™ 7 FPGA F & I シリーズのデバイスで、ファブリック給電 IOPLL に直接給電できる専用クロックピンはどれですか? Agilex™ 7 FPGA F および I シリーズのデバイスでは、CLK_[T,B]_*_0 ピンのみが、それぞれの IO バンクでファブリック給電 IOPLL を直接駆動できます。 CLK_[T,B]_*_1 ピンは、IOPLL IP で「Refclk source is the global clock」を選択した場合のみ、同一バンク内の Fabric_feeding IOPLL を駆動できます。 |
03/10/2025 |
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内部エラー: サブシステム: CDB_ATOM、ファイル: /quartus/db/cdb_atom/cdb_atom_sys.cpp、行: 2109 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前の問題により、Arria® 10 FPGAデバイスを使用し、Arria® 10 GX の行 Y59 に配置されたロジックを使用する際、特定の条件下で EDCRC または PR が失敗するのはなぜですか、 SX、およびCyclone® 10 GXデバイス? |
03/10/2025 |
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インテル® Agilex™ 7 FPGA I シリーズ・トランシーバー SoC 開発キットでは、ZL30733 デバイスはどのように制御されますか? インテル® Agilex™ 7 FPGA I シリーズ・トランシーバー SoC 開発キットを使用する場合、ZL30733デバイスの制御方法の説明はセクション 4.3 で間違っています。インテル® Agilex™ 7 FPGA I シリーズ・トランシーバー SoC 開発キット・ユーザーガイドのクロック・コントローラー GUI によるオンボード・クロックの制御。 wro |
03/10/2025 |
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インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディションを使用する際、niosv-bsp コマンドで「エラー - unrecognized switch <b>qsys</b>」と報告されるのはなぜですか? niosv-bsp コマンドを使用して BSP 設定ファイルを作成するには、Quartus® Prime プロ・エディション・ソフトウェアでは .qsys ファイルを入力ファイルとして使用しますが、Quartus® Prime Standard Edition ソフトウェアでは sopcinfo ファイルを入力ファイルとして使用します。 |
03/06/2025 |
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Nios® V プロセッサーが MAX® 10 FPGA にメモリー初期化付きコンフィグレーション・スキームを強制するのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・スタンダード・エディション・バージョン 23.1 の問題により、インテル® Max® 10 FPGA で Nios® V プロセッサー・デザインの内部コンフィグレーション・モードとしてデュアル圧縮イメージを使用すると、以下のようなエラーが表示される場合があります |
03/06/2025 |
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GTS JESD204B IP の pma_cu_clk ポートの幅が、GTS リセット・シーケンサー IP の pma_cu_clk ポートの幅と一致しないのはなぜですか。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 の問題により、GTS JESD204B IP パラメーター・エディターのコンバーター・デバイス当たりのレーン数 L パラメーターを L = 6 または L = 8 に設定すると、生成される HDL コードでは pma_cu_clk ポートの幅は 1 ビットになります。しかし、L = 6 または L = 8 の場合、GTS リセット・シーケンサー IP は 2 ビットのpma_cu_clkポート幅を必要とするため、2 つのポート間でポート幅の不一致が発生します。 |
03/06/2025 |
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Agilex™ 5 E シリーズデバイスの PCI Express リンクが、コールドリセット後にリンク・トレーニングに失敗する、または中断後にトランシーバー TX PLL および CDR へのリファレンス・クロックが再開された後、再トレーニングに失敗するのはなぜですか? トランシーバーのリファレンス・クロック・バッファーを経年劣化や損傷から保護するため、バッファーに有効なクロック・アクティビティーがない場合はオフになります。リファレンス・クロックが起動し、バッファーで安定したら、デバイスを再構成するか、Avalon® Memory-Mapped インターフェイスを介してリファレンス・クロック・バッファー・レジスターに対して読み取りおよび書き込み動作を実行して、バッファーをオンにする必要があります。 Agilex™ 5 デバイスの PCIe リンクでは、トランシーバー TX PLL および CDR を駆動するリファレンス・クロックがデバイス・コンフィグレーションの開始前に使用できない場合、または PCIe リンク動作中に中断された場合、リファレンス・クロック・バッファーはオフになります。基準クロックが使用可能になると、ユーザーが手動でオンにしない限り、バッファーはオフのままになります。したがって、PCIe リンクがアップしません。 |
03/03/2025 |
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FEC 使用条件と FEC なし条件の両方で PTP を有効にして 50G イーサネットを実行すると、F タイル・トランシーバーに空のヒストグラム・テスト・エラーまたは精度エラーが生じるのはなぜですか? ベクトル・シンクロナイザーは、入力値が同じままの場合、出力に入力値を渡しません。コンフィグレーション・スペースをリセットせずにデータ・パス・リセットを実行し、入力値が変わらない場合、出力はリセット値のままで止まるため、ベクトル・シンクロナイザーは入力値を出力に渡しません。 必要な値を受け取らない出力は、間違った時間にパルス「async_pulse」をトリガーし、最大400秒のPTP誤差精度をもたらしました。 |
02/27/2025 |
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Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.2 および 24.3 で、5 つまたは 6 つのプロファイルを使用する F タイル FHT トランシーバーで構成されるマルチレート・イーサネット IP を設計する際に失敗するのはなぜですか? レーンモードのリセットとアナログ・パラメーターは、ユーザーフローを繰り返すたびに適切に更新されません。 このため、F タイル FHT トランシーバーのプロファイルが 5 つ以上あるデザインでは、アナログ・パラメーター値が更新されず、レーンモードも変更されないため、エラーが発生します。 |
02/27/2025 |
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ENFORCE_CLK_ENABLE_INFERENCING_IN_M20KS が ON (デフォルト値) に設定されているのに、ハードウェアでデザインが失敗するのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 および 24.3.1 の問題により、M20K RAM に書き込まれたデータがハードウェアで正しくないことがあります。この問題は、ENFORCE_CLK_ENABLE_INFERENCING_IN_M20KS が ON (デフォルト値) に設定され、RAM タイプが M20K で、書き込みイネーブル信号の RTL がマルチプレクサとしてコーディングされている場合に発生します |
02/27/2025 |
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Macronix Flash を使用する際、セキュア・デバイス・マネージャーでコンフィグレーション・エラーが発生するのはなぜですか? 一部のMacronixフラッシュデバイスでは、CS#が低くなる前に、電源オンリセット#を高く維持するためにより長い時間が必要です。しかし、SDM (セキュア・デバイス・マネージャー) は、電源投入時にこのタイミング要件を満たさないため、フラッシュが異常な状態になり、FPGA との通信に失敗します。 |
02/20/2025 |
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F タイル・リファレンスおよびシステム PLL クロック IP の「FHT 共通 PLL 設定の選択」パラメーターの定義は何ですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前の問題により、F タイル・リファレンスとシステム PLL クロック IP GUI には以下のアナログ・パラメーターがあります。 "FHT 共通 PLL 設定を選択してください". この内部パラメータに関するドキュメントはないため、IP GUI に公開しないでください。 |
02/13/2025 |
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シングルエンド IO ピンの IO パフォーマンス情報は、MAX®10 FPGAピンアウトファイルで入手できますか? いいえ、すべての MAX®10 FPGAデバイスのピンアウトファイルに問題があるため、シングルエンド・ピンの IO パフォーマンスに関する情報はありません。 |
02/12/2025 |
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MAX®10 FPGA F256 パッケージのピンアウトファイルにある I/O パフォーマンス情報は正しいですか? いいえ、ピンアウトファイルと MAX®10 FPGA F256 パッケージのデバイス向け Quartus® Prime スタンダード・エディション・ソフトウェアの問題により、シングルエンド・ピンの IO パフォーマンスに関する情報は利用できません。 |
02/12/2025 |
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連続シングルビート D2H ST トランザクションのアンアラインメント・アクセスが、スケーラブル・スキャッター・ギャザー DMA IP によって完全に送信されないのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前の問題により、連続シングルビート D2H ST トランザクションのアラインされていないアクセスは、スケーラブル・スキャッター・ギャザー DMA IP によって完全には送信されない場合があります。その結果、デバイスポートがハングし、後続のトランザクションを再開するためにソフトリセットが必要になることがあります。 |
02/10/2025 |
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トランザクションが完了しているにも関わらず、スケーラブル・スキャッター・ギャザー DMA IP の D2H ST レスポンダー記述子で早期終了が報告されているのはなぜですか。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 の問題により、ソフト・リセットイベント後に、スケーラブル・スキャッター・ギャザー DMA IP の D2H ST レスポンダー記述子で早期終了ステータスが報告されることがあります。DMA トランザクションは正常に完了できますが、断続的に誤った早期終了が観察される可能性があります。 |
02/10/2025 |
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スケーラブル・スキャッター・ギャザー DMA IP によってレスポンダー記述子に設定された長さが、H2D ストリーミング・トランザクションの実際の転送長と異なるのはなぜですか? DMA IPとH2Dストリーミングトランザクションの実際の転送長。この問題により、レスポンダー記述子で報告される値は、実際に送信されたバイト数が正しい場合でも、異なります。 |
02/10/2025 |
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スケーラブル・スキャッター・ギャザー DMA IP の H2D ストリーミング転送中に、レスポンダー記述子に誤ったタイムスタンプ値が表示されるのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3.1 以前の問題により、スケーラブル・スキャッター・ギャザー DMA IP の H2D ストリーミング・レスポンダー記述子で誤ったタイムスタンプ値が報告されることがあります。この問題は、内部 PTP タイムスタンプ FIFO がオーバーフローした場合に発生します。 |
02/10/2025 |
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