Quartus® II ソフトウェア・バージョン 14.1 の既知の問題により、外部 PLL モードのソフト LVDS RX インテル® FPGA IPは、インテル® MAX® 10 デバイスで正しく機能しない場合があります。
これは、 rx_syncclock ポートと rx_readclock ポートがインテル MAX 10 FPGAソフト LVDS インテル FPGA IPに存在しないため、 rx_out パラレルデータにスタックデータが表示されるためです。
この問題を回避するには、ソフト LVDS RX インテル FPGA IPを内部 PLL モードに変更します。
この問題は、インテル Quartus ソフトウェアの今後のリリースで修正される予定です。