記事 ID: 000078240 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/03/16

低データレートでデザインを開始する場合、E タイルは低データレートから高いデータレートにダイナミック・リコンフィグレーションを実行できないのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • トランシーバー PHY
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    E タイル・トランシーバー・ネイティブ PHY IP の問題により、デザインが低いデータレートで開始された場合、低データレートから高いデータレートへのダイナミック・リコンフィグレーションが失敗します。

    例えば、2.4576Gbps PMA ダイレクト (20 ビット、122.88MHz 転送速度) から、PCS および FEC で 24.33024Gbps のより高いデータレート (32 ビット、760.32MHz の転送速度) へのダイナミック・リコンフィグレーションは許可されません。

    解決方法

    バージョン 20.4 以前のインテル® Quartus® Prime 開発ソフトウェア・プロ・エディションでは、デザインを最初に高レートで開始し、任意のレートに動的にリコンフィグレーションする必要があります。

    この問題は、インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 21.2 以降で修正されています。

    関連製品

    本記事の適用対象: 4 製品

    インテル® Stratix® 10 DX FPGA
    インテル® Agilex™ 7 FPGA & SoC FPGA F シリーズ
    インテル® Stratix® 10 MX FPGA
    インテル® Stratix® 10 TX FPGA

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