クリティカルな問題
Stratix® V およびArria® V デバイスのタイミングモデルは、Quartus® II ソフトウェア・バージョン 13.0 SP1 DP5 で更新され、バージョン 13.0 SP1 の問題に対処しています。
最後の 28nm デバイスのタイミングモデル最終化の際に、Alteraタイミングモデルの相互関係を確認しました。継続的な改善プロセスの一環として、Alteraはすべてのデバイスを監査し、他のデバイスに影響を与えている問題を発見しました。そのため、モデルの変更は、以前のバージョンの Quartus® II ソフトウェアで「最終」タイミング・ステータスが指定されていたデバイスに影響を与えます。
以下の回避策 / 修正セクションを参照して、タイミングモデルの変更を含むソフトウェア・パッチをダウンロードし、デザインに影響があるかどうかを確認するためのスクリプトをダウンロードし、インテル® Quartus® II ソフトウェアの更新版でタイミング分析を再実行する方法の手順を確認してください。
Stratix V および Arria V GZ モデルの問題: fPLL リファレンス・クロック・パスへの入力ピン
Stratix V または Arria V GZ デバイスをターゲットとするデザインに、専用クロック入力ピンによって直接供給されるフラクショナル PLL (fPLL) リファレンス・クロックがある場合、入力遅延に誤りがあります。この問題は、デザインがリファレンス・クロック入力ピンと fPLL 出力間の指定されたタイミング関係に依存している場合にのみ、デザインの動作に影響を与えます。次のタイミングのシナリオが影響を受ける:
- 宛先レジスターが Tco 測定や修正などのオフチップ (クロックもオフチップに送信されない) をフィードした場合の出力タイミング
- fPLL でクロックされる正規同期入力またはソース同期入力の入力 / 受信セットアップ・タイミング
- ゼロ遅延バッファーと外部 PLL 補償モードによるタイミング
以下のようなその他のクロッキングのシナリオは影響を受けません。
- ソース同期出力、トランシーバー、DDR メモリー
- 同じ PLL からのクロックを使用するソースとデスティネーション
Arria V GX および GT モデルの問題: 周辺配線 Mux パス
Arria V GX および GT デバイスには、周辺配線マルチプレクサー・パスに関連したタイミングの相互関係があります。
I/O ピン間パスに最大 1 ns の遅延がなく、D3 遅延チェーンが正しく解析されません。この問題は、FPGAコアに直接給電する汎用ピンのみに影響します (I/O レジスターなし)。この問題は、I/O レジスター、DDR メモリー、トランシーバー、またはその他のパスには影響しません。
コアとペリフェラル・クロック (PCLK) クロック・バッファー間の配線に最大 300ps の遅延がありません。この問題は、コアへの水平および垂直 PCLK 入力、およびコアへの水平 PCLK 出力へのコア配線に影響を与えます。この問題は、PCLK クロックバッファーへの I/O ピン、トランシーバー TX / RX、または DPA パスには影響しません。
Arria V GX および GT Time2 の問題: クロック・クチャリー・タイミングを MLAB に
Time Customization Timing Analyzer は、負のエッジ書き込みクロック信号を備えた MLAB メモリーに供給する正のエッジ書き込みアドレスレジスターなど、MLAB メモリーブロックにクロックの種類が混在している場合に、Arria V GX および GT デバイスのタイミングパスを誤って分析します。 Time Drew は、この接続を半分のサイクルにする必要がある場合に、完全なサイクル転送として分析します。
新しいソフトウェアをダウンロードしてインストールする前に 、13_0_sp1_timing.tcl スクリプトをダウンロードして、以下に説明するようにデザインが影響を受ける可能性があるかどうかを確認してください。
デザインがこれらのタイミングモデルの問題の影響を受けているかどうかを確認するには、以下に説明するようにインテル® Quartus® II ソフトウェアのパッチ適用済みバージョンでデザインをリタイムします。
パッチを適用した Quartus® II ソフトウェアを使用したスクリプトまたはタイミング解析にタイミング違反が表示されている場合は、更新された Quartus® II バージョンでタイミングを終了する必要があります。 ECO の変更は、完全な再コンパイルなしでタイミングを閉じるために使用される場合があることに注意してください。
13_0_sp1_timing.tcl タイミングスクリプトの使用:
Stratix V および Arria V GT の問題については、このスクリプトは Quartus® II ソフトウェア・バージョン 12.1 SP1 DP7 以降をサポートしています。このスクリプトは、デザインのタイミング性能がタイミングモデルの問題の影響を受けているかどうかを報告します。 このスクリプトはレポートパネルを生成するため、Time Cedar Timing Analyzer フォルダー内のプロジェクト\のコンパイルレポートで、エラーが発生した新しいタイミングパスを表示できます。
Arria V GT および GZ の問題については、スクリプトはインテル® Quartus® II ソフトウェア・バージョン 13.0 SP1 をサポートしています。スクリプトがデザインが問題の影響を受ける可能性があると報告した場合、パッチを適用した Quartus® II ソフトウェアでデザインをリタイムし、タイミング・パフォーマンスに影響があるかどうかを確認します。
スクリプトを開始するには、コンパイルされたデザインのプロジェクト・ディレクトリーのコマンド・プロンプトから次のコマンドを実行します。quartus_sh –t 13_0_sp1_timing.tcl -project [-revision ]
アップデートされたソフトウェア・バージョンでのリタイミング:
タイミングモデルの udpates を含む Quartus® II ソフトウェア・バージョン 13.0 SP1 DP5 を入手するには、次のソリューションを参照してください:Quartus® II ソフトウェア・バージョン 13.0 SP1 でStratix V、Arria V、Cyclone V デバイスの既知のソフトウェアの問題に対処する方法
次の手順に従って、パッチが適用されたバージョンでデザインをリタイムします。
- 設計データベースをバックアップします。
- 現在のインテル® Quartus® II ソフトウェア・バージョンでデザインを開き、データベースをエクスポートします。[プロジェクト] メニューで [データベースのエクスポート] をクリックします。プロンプトが表示されたら、推奨されている export_db ディレクトリーにデータベースをエクスポートします。
- アップデートされたタイミングモデルでインテル® Quartus® II ソフトウェアのバージョンを開始します。
- インテル® Quartus® II ソフトウェアの新しいバージョンでプロジェクトを開きます。以前のバージョンのデータベースに上書きするかどうかを確認するメッセージが表示されたら、[ はい] をクリックして 、export_db・ ディレクトリーからデータベースをインポートします。
- デザインで Time の Timing Analyzer を実行します。
- タイミング結果を確認します。新しいタイミング解析エラーが発生した場合は、新しいタイミングモデルでタイミングを閉じる必要があります。