記事 ID: 000079122 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/09/11

ALTPLL インテル® FPGA IPの PHASEDONE と SCANCLK の関係は何ですか?

環境

BUILT IN - ARTICLE INTRO SECOND COMPONENT
詳細

PHASEDONE ディアサート (low) は 、SCANCLK 立ち上がりエッジに同期し、 PHASEDONE アサーション (高) は ALTPLL インテル® FPGA IPの SCANCLK に非同期です。

解決方法

N/a

関連製品

本記事の適用対象: 13 製品

すべて表示

このページのコンテンツは、元の英語のコンテンツを人力翻訳および機械翻訳したものが混在しています。この内容は参考情報および一般的な情報を提供するためものであり、情報の正確さと完全性を保証するものではありません。インテルは不正確な翻訳があった場合でもいかなる責任を負いません。このページの英語版と翻訳の間に矛盾がある場合は、英語版に準拠します。 このページの英語版をご覧ください。