インテル® FPGA ナレッジベース
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11944 検索結果
オートネゴシエーションとリンク・トレーニング (AN / LT) を有効にした F タイル・イーサネット Altera® ハード IP のリセット・シーケンスを適用した後、シミュレーションで o_rx_pcs_ready 信号がアサートされないのはなぜですか? すべてのレーンでリンク・トレーニング (LT) が完了する前に、オートネゴシエーションとリンク・トレーニングを有効にして F タイル・イーサネット Altera® ハード IP のリセット・シーケンサーをアサートすると、シミュレーションで o_rx_pcs_ready 信号がアサートされないことがあります。 リンク・トレーニング (LT) が有効で進行中の場合、リセット・シーケンサーを実行する前に、少なくとも 1 回は完了する必要があります。 |
01/17/2025 |
Altera®JESD204Cシミュレーションで TX/rx_rst_n 信号がデアサートされ、IP Altera® TX/RX リセット・シーケンスに付着しているのに、j204c_tx/ rx_rst_ack_n JESD204C IP が正しくデアサートされないのはなぜですか? j204c_tx/rx_rst_ack_n 確認応答リセット信号はデアサートされておらず (low -> high)、ロジックレベル「0」でアサートされたままであることがわかります。 この動作は、ユーザーが IP TX1/RX2 リセット・シーケンスの F タイルAltera®・JESD204C に従ってリセット信号を j204c_tx/rx_rst_n および j204c_tx/rx_rst_avs_n でデアサートした後でも見られます。 |
01/17/2025 |
インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 を使用して生成され、Questa*-インテル® FPGAまたはスターター・エディションで実行する Stratix® 10GBASE-KR PHY IP のデザイン例が、シミュレーション中に失敗するのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 を使用して生成された Stratix® 10GBASE-KR PHY IP デザイン例の問題により、Questa*-インテル® FPGA または Starter Edition シミュレーターのシミュレーションが失敗します。 |
01/17/2025 |
POD I/O 規格を使用して入力ピンまたは双方向ピンを RZQ と同じレーンに配置すると、パラレル・インターフェイスAltera® IP パラメーター・エディター GUI の PHY Lite でエラーメッセージが生成されないのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディションのバージョン 24.3 の問題により、入力ピンまたは双方向ピンが RZQ ピンと同じレーンに配置され、I/O 規格が 1.1V POD または 1.2V POD の場合、IP パラメーター・エディター GUI Altera®パラレル・インターフェイス向け PHY Lite でエラーメッセージが生成されない場合があります。 |
01/14/2025 |
Agilex™ 7 FPGA シリーズデバイスを Avalon-ST コンフィグレーション・モードでコンフィグレーションする際、パラレル・フラッシュ・ローダー II FPGA IP の既知の問題はありますか? はい、Quartus® Prime スタンダード・エディション・ソフトウェア・バージョン 23.1 以前のパラレル・フラッシュ・ローダー II FPGA IP (PFL-II) の問題により、Avalon-ST コンフィグレーション・モードで Agilex™ 7 シリーズ・デバイスを構成する際に、一部のビットストリームでコンフィグレーションが失敗することがあります。 |
01/13/2025 |
エラー (21843): ルール: gdrb_ip758fluxtop::ux0_cdr_postdiv_counter_range_rule @ gdr.z1577b.u_ux_quad_2.flux_top このエラーは、ロジック生成段階で、F タイル PMA/FEC Direct PHY Altera® IP が TX ユーザークロック div の値を (fgt_tx_pll_txuserclk_div) または RX ユーザークロック div の値を (fgt_rx_cdr_rxuserclk_div) で構成し、生成されたユーザークロック 1 の値が対応する Agilex™ 7 デバイスのコア周波数の最大仕様を超えるような場合に発生する可能性があります。 データシートに指定されているとおり。 |
01/09/2025 |
Agilex™ 7 F タイル・イーサネット・Altera®・ハード IP が 10GE 以外のデータレートの単方向動作モードを正しくサポートしないのはなぜですか。Rx データパス・リンクが切断されているかリセットされていると、Tx データパスが使用できなくなります。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 以前の問題により、Agilex™ 7 F タイル・イーサネット・Altera®・ハード IP が、リンク障害生成オプションが単方向性に設定され、10GE 以外のデータレートに構成されている場合、ローカル障害に正しく応答しません。また、RX データパスのリンクが切断されている場合やリセット中の場合も、TX データパスは使用できません。 |
01/09/2025 |
Quartus® Prime 開発ソフトウェア・プロ・エディションの以前のバージョンからバージョン 24.3 に移行する際に、F タイル JESD204C Altera® IP デザイン例がコンパイルに失敗するのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 の問題により、Quartus®® Prime 開発ソフトウェア・プロ・エディションの以前のバージョンからバージョン 24.3 に移行すると、F タイル・JESD204C Altera® IP デザイン例はコンパイルに失敗します。 |
01/09/2025 |
F タイル 25G イーサネット Altera® IP の RX MAC が FCS エラーを報告するのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 23.2 の問題により、F タイル 25G イーサネット IP の RX MAC でランダムな FCS エラーが発生する場合があります。 |
01/09/2025 |
QPDS 24.2 で生成された Quartus® Prime 開発ソフトウェア・プロ・エディション・プロジェクトの GTS PMA/FEC Direct PHY Altera® IP バージョン 5.0.0 が、バージョン 24.3 で IP をバージョン 6.0.0 に自動アップグレードしないのはなぜですか? バージョン 24.2 で生成された GTS PMA/FEC Direct PHY Altera® IP バージョン 5.0.0 は、IP パラメーター値の変更により、24.3 では IP バージョン 6.0.0 に自動的にアップグレードされません。 |
01/09/2025 |
信号プローブでHVIOピンを割り当てるにはどうすればよいですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 以前の問題により、Agilex™ 5 デバイスで HVIO ピンを割り当てると、信号プローブのステータスが「未接続」と報告されます。 |
01/03/2025 |
F タイル・リファレンスおよびシステム PLL クロック・FPGA IP の Agilex™ 7 FPGA F シリーズ・デバイス out_refclk_fgt_[i] 信号を FPGA コア ロジックにルーティングできますか? いいえ、F タイル・リファレンスおよびシステム PLL クロック・FPGA IP の Agilex™ 7 FPGA F シリーズ・デバイス out_refclk_fgt_[i] 信号を FPGA コア ロジックにルーティングすることはできません。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 以前の問題により、Quartus® Prime ソフトウェアでは、F タイル・リファレンスおよびシステム PLL クロックFPGA IP out_refclk_fgt_[i] 信号を FPGA コアロジックにルーティングするデザインが誤ってコンパイルされます。この信号はこの目的のためのものではありません。 |
12/26/2024 |
パーティションが割り当てられた 400GE-4 または 400GE-8 リコンフィグレーション・グループを使用する F タイル・イーサネット・マルチレート・Altera® FPGA IP デザインのコンパイルに失敗したのはなぜですか? F タイル・イーサネット・マルチレート Altera® FPGA IP GUI で、400GE-4(FHT PMA を使用)または 400GE-8(FGT PMA を使用)リコンフィギュレーション・グループを選択し、以下のようにパーティション割り当てを行うと、コンパイルに失敗する可能性があります。 |
12/20/2024 |
エラー (21843): engineered_link_mode == 無効にする (または) 有効にする Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 以前の問題により、TX 単信 F タイル・トランシーバー IP と RX 単信 F タイル・トランシーバー IP が同じクアッドおよびチャネル内でマージされ、「engineered_link_mode」設定が異なる場合、Agilex™ 7 F タイル・トランシーバー・デザインがコンパイルプロセス中に失敗することがあります。 |
12/18/2024 |
F タイル・イーサネット・FPGA・ハード IP を使用する際、rst_tx_stats と「rst_rx_stats」レジスター・ビットが正しく機能しないのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 の問題により、リセット後に "rst_tx/rx_stats" レジスターがクリアされない場合があります。 |
12/16/2024 |
PTP が有効になっている F タイル・イーサネット・FPGA・ハード IP を使用してリセットした後、PTP 統計レジスターに誤った値が表示されるのはなぜですか。 Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 以降の問題により、PTP を有効にして F タイル・イーサネット FPGA ハード IP を使用すると、PTP 統計がクリアされた後、以下のレジスターが「0」ではなく「1」にリセットされることがあります。 |
12/16/2024 |
F-Tile イーサネット FPGA ハード IP を使用してエラーパケット (FCS エラー、ラント、フラグメント) が観察されるのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 の問題により、Tx トラフィックの通過中に「force_rf」をアサートすると、tx_data がエラーパケットを生成し始める場合があります。 |
12/16/2024 |
Agilex™ 7 FPGA および SoC FPGA F/I シリーズ IOPLL のダイナミック・リコンフィグレーション中に、最初の書き込み動作の前に mgmt_reset パルスを発行すると、予期しない出力周波数が発生するのはなぜですか? Agilex™ 7 FPGA および SoC FPGA F / I シリーズの IOPLL ダイナミック・リコンフィグレーションを実行する際、mgmt_resetパルス後 4 クロックサイクル未満で書き込み / 読み取り動作を行うと、予期しない出力周波数が生じる場合があります。これは、IOPLL の内部回路が初期化状態にあり、そのような状態が終了するまで少なくとも 4 クロック サイクル待機する必要があるためです。 |
12/16/2024 |
F タイル・イーサネット・Altera® ハード IP を使用する際、「tx_pause_request」レジスターが期待通りに機能しないのはなぜですか? Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.2 の問題により、PTP を有効にして F タイル・イーサネット Altera® FPGA ハード IP を使用すると、「tx_pause_request」レジスターが期待どおりに動作しません。 |
12/16/2024 |
BIST_MEM_INIT_START コマンドをトリガーした後、メモリーテストがハングするのはなぜですか? インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション・バージョン 24.3 の問題により、BIST_MEMORY_INITとBIST_STANDARD_MODE_STARTを連続して実行するとメモリー BIST がハングし、ユーザーが追加の遅延を挿入しないでハングします |
12/16/2024 |
結果11,944件中1~20
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