記事 ID: 000080726 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/08/28

Arria V および Cyclone V デバイスのトップ / ボトム・ボンディングに RTL の変更が必要

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    この問題は DDR2 および DDR3 製品に影響を与えています。

    Arria V および Cyclone V デバイスの場合、結果として得られる RTL コードの上部にハード・インターフェイスを結合する場合 デバイスの底面に 1 つを取り付けます。

    解決方法

    この問題の回避策は次のとおりです。

    I/O ピンは pll_ref_clk 両方に配線できません。 上部および下部の PLL。そのため、配線する必要があります。 GCLK ネットワーク経由の I/O および両方の PLL へのファンアウト。

    RTL ファイルに次の行を追加します。

    wire global_pll_ref_clk; altclkctrl #( .clock_type("GLOBAL CLOCK"), .number_of_clocks(1) ) global_pll_ref_clk_inst ( .inclk(pll_ref_clk),.outclk(global_pll_ref_clk));

    イン pll_ref_clk スタンシション内の入力信号を置き換え hmi0 hmi1 、インスタンス化します。 を使用 global_pll_ref_clk .

    この問題は今後修正される予定です。

    関連製品

    本記事の適用対象: 2 製品

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