シミュレーションで示されているように、 イーサネット Stratix® 10 FPGA IP コア向け H タイル・ハード IP への CSR 読み取り/書き込みアクセスには、100 Avalon®-MM クロックサイクル (reconfig_clk) 以上かかります。
これは、H タイルハード IP イーサネット Stratix 10 FPGA コアの 8 ビット CSR インターフェイスが原因で予期される動作です。各ユーザー Avalon®-MM 32 ビット・インターフェイスの読み出し / 書き込みでは、32 ビットから 8 ビットのバス・データ幅変換ロジックが生成され、アクセス・レイテンシーが長くなります。
注: 低遅延 100G イーサネット Stratix® 10 FPGA IP コア (ソフト IP)CSR インターフェイスには、この余分な遅延はありません。
該当なし