記事 ID: 000082090 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/10/11

イーサネット Stratix® 10 FPGA IP コア向け H タイル・ハード IP への CSR 読み取り/書き込みアクセスに 100 Avalon®-MM クロックサイクル (reconfig_clk) 以上かかるのはなぜですか。

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • イーサネット
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    シミュレーションで示されているように、 イーサネット Stratix® 10 FPGA IP コア向け H タイル・ハード IP への CSR 読み取り/書き込みアクセスには、100 Avalon®-MM クロックサイクル (reconfig_clk) 以上かかります。

    これは、H タイルハード IP イーサネット Stratix 10 FPGA コアの 8 ビット CSR インターフェイスが原因で予期される動作です。各ユーザー Avalon®-MM 32 ビット・インターフェイスの読み出し / 書き込みでは、32 ビットから 8 ビットのバス・データ幅変換ロジックが生成され、アクセス・レイテンシーが長くなります。


    注: 低遅延 100G イーサネット Stratix® 10 FPGA IP コア (ソフト IP)CSR インターフェイスには、この余分な遅延はありません。

    解決方法

    該当なし

    関連製品

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