クリティカルな問題
インテル® Arria® 10 PCIe* ハード IP がルートポートとして設定されている場合、エンドポイントにメモリー読み取り要求を送信し、エンドポイントが不正な形式の完了パケットを返すと、ルートポートは AER レジスターを更新せず、サイレント・ドロップすることがあります。
この問題はシリコンバグとして確認されています。
この問題を回避するには、ユーザー・アプリケーションはこの制限に注意し、完了パケットを待っている間に送信されるノンポステッド TLP 用のタイマーを実装する必要があります。次に、ユーザーロジックは、エンドポイントで送信される完了パケットの長さフィールド値が実際のパケット長と一致することを確認する必要があります。
この問題は、インテル® Quartus® Prime ソフトウェアの今後のリリースでは修正される予定はありません。