詳細
ACDS ソフトウェア・バージョン 10.1 で提供されている Modelsim-Altera ソフトウェア・バージョン 6.6c の問題により、ゲートレベルのタイミング・シミュレーション中に以下のようなエラーが表示されることがあります。このソフトウェアのバグは Verilog HDL タイミング・シミュレーションにのみ影響します。
Loading instances from _v.sdo
# ** Fatal: SDF files require Altera primitive library
# Time: 0 ps Iteration: 0 Instance: /_tb File: ://_tb.v
# FATAL ERROR while loading design
# Error loading design
# Error: Error loading design
# Pausing macro execution
# MACRO ./_run_msim_gate_verilog.do PAUSED at line 12
この問題を回避するには、インテル® Quartus® II ソフトウェア・バージョン 10.1 で生成されたゲートレベル・ネットリストを、ACDS ソフトウェア・バージョン 10.0 SP1 とともに提供される ModelSim-Altera ソフトウェア・バージョン 6.5e でシミュレートしてください。
この問題は、Quartus® II ソフトウェア・バージョン 10.1 SP1 に付属する ModelSim-Altera ソフトウェア・バージョン 6.6d から修正されています。