記事 ID: 000083940 コンテンツタイプ: トラブルシューティング 最終改訂日: 2018/12/21

1.1 プロダクション (1.1 PV) の インテル® Programmable Acceleration Card (PAC) リリースにArria® 10 GX FPGAにアップグレードした後に、新しい Non-SignalTap 関連のホールド違反が発生するのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    保持時間の問題は、以前は 1.1 ベータリリースでタイミングがクリーンだった PAC 1.1 PV リリースを使用して開発されたアクセラレーター機能ユニット (APU) で発生する場合があります。これは、「afu_clk」のソースが 1.1 ベータ版の「clk1x」から 1.1 PV の「clk100」に変更されたためです。1.1 PV の問題により、1.1 PV から 1.1 ベータまでの入力クロックの変化に合わせてタイミング制約が更新されず、新たなホールドタイミング違反が報告される可能性があります。

    解決方法

    この問題を解決するには、以下の例のようにカスタム AFU のタイミング制約を変更してください。AFU の sdc ファイルは、PAC ソフトウェア・リリース・ディレクトリー階層の hw/samples ディレクトリー内に存在する場合があり、あるいはカスタムの場所に存在する場合もあります。

    旧バージョン (1.1 ベータ): set_clock_groups -asynchronous \
    -group [get_clocks {*|dcp_iopll|dcp_iopll|clk1x}] \
    -group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

    新しい (1.1 PV): set_clock_groups -asynchronous \
    -group [get_clocks {*|dcp_iopll|dcp_iopll|clk100}] \
    -group [get_clocks {*|inst_user_clk|qph_user_clk_fpll_u0|xcvr_fpll_a10_0|outclk0}]

    この変更はカスタム AFU にのみ影響を与え、PAC 1.1 PV リリースに付属するその他のデザイン例には影響しません。

     

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