記事 ID: 000085599 コンテンツタイプ: トラブルシューティング 最終改訂日: 2012/12/14

係数ビット幅を変更すると、Quartus® II ソフトウェアのコンパイル結果が変更されるのはなぜですか?

環境

  • インテル® Quartus® II サブスクリプション・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    詳細

    これは、プリアダーを備えたALTMULT_ACC (MAC) Megacore と係数を持つ乗算器を使用する場合、Quartus® II ソフトウェアの問題です。係数が入力と同じ 18 ビットに設定されている場合、DSP ブロックの外部で追加のリソースは使用されません。係数ビット幅を 16 ビットに変更すると、Chainin 機能は DSP ブロック内で使用されず、LE でインプリメントされます。

    解決方法

    DSP ブロックの外側に追加のロジックが必要な場合は、係数ビット幅を 18 ビットにしてください。

    この問題は、インテル® Quartus® II ソフトウェアの今後のバージョンで修正される予定です。

    関連製品

    本記事の適用対象: 1 製品

    Arria® V GX FPGA

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