記事 ID: 000085879 コンテンツタイプ: トラブルシューティング 最終改訂日: 2021/04/09

クロック・イネーブル 1 信号が反転されているとき、シンプル・デュアル・ポート RAM から誤った読み取りデータが得られるのはなぜですか?

環境

  • インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    クリティカルな問題

    詳細

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション バージョン 19.3 以降の問題により、以下のように構成すると、インテル Agilex® 7 FPGA M20K シンプルなデュアルポート RAM の読み込みデータが正しくない可能性があります。

    ポート:

    クロックエン 1 が反転

    パラメーター:

    altera_syncram_component.intended_device_family = "Agilex"
    altera_syncram_component.operation_mode = "DUAL_PORT"
    altera_syncram_component.ram_block_type = "M20K"
    altera_syncram_component.clock_enable_input_b = "BYPASS"
    altera_syncram_component.clock_enable_output_b = "NORMAL"
    altera_syncram_component.address_reg_b = "CLOCK1"
    altera_syncram_component.outdata_reg_b = "CLOCK1"

     

    解決方法

    この問題を回避するには、適切なパッチをダウンロードしてインストールします。

    インテル® Quartus® Prime 開発ソフトウェア・プロ・エディション v20.4 用の以下のパッチ 0.31 をダウンロードしてインストールします。

    インテル Quartus Prime 開発ソフトウェア・プロ・エディション v21.1 用の以下のパッチ 0.02 をダウンロードしてインストールします。

    この問題は、インテル Quartus Prime 開発ソフトウェア・プロ・エディション v21.2 以降で修正されています。

    関連製品

    本記事の適用対象: 1 製品

    インテル® Agilex™ FPGA & SoC FPGA

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